台積電未來三年營運爆發

KingDavid520 wrote:
台積導入AI智慧製造...(恕刪)


這次技術論壇揭露了很多細節,間接回應近期Intel搶單傳言

台積電技術論壇》全球最大尺寸CoWoS良率達98%,A14製程良率已達80%

晶圓代工龍頭廠台積電今天在新竹舉行2026年技術論壇台灣場次,新任業務開發組織副總經理袁立本指出,台積電今年已量產全球最大的 5.5 倍光罩尺寸 CoWoS,良率超過 98%,未來五年預計每年更新,以整合更多 Compute 和 HBM。

在先進製程方面,他預期3 奈米技術是公司今年主要營收來源,但也會持續推進先進製程技術,今年將推出A13、A12 與 N2U三項技術,以鞏固公司在2奈米技術領先地位,他說,目前巳超過25個2 奈米(N2)產品設計定案,並有超過70個客戶設計正在規劃或進行中。顯示需求熱絡。

對於A14 製程技術,袁立本表示,A14 是一項領先業界的技術,整合第二代奈米片 (Nanochip) 元件技術與 NanoFlex Pro(設計與製程協同優化,DTCO)。相較於 N2,A14 在相同功耗下速度提升 10% 至 15%,在相同速度下功耗降低 25% 至 30%邏輯密度提升約 1.23 倍,整體晶片密度提升 1.2 倍。目前開發進度順利,SRAM 的良率已超過 80%。A14 預計於 2028 年量產。

針對A13 製程技術,他說,A13 將在 A14 的基礎上進一步優化與提升,並進行 3% 的光學微縮 (optical shrink),節省超過 6% 的面積。A13 與 A14 的設計規則完全相同,有利於客戶順利進行製程轉換。預期 A13 將被廣泛應用於下一代 AI、HPC 及手機產品。A13 預計於 2029 年量產,即 A14 量產後一年。

台積電持續推進3D整合及先進封裝,A12將背面供電技術導入A14平台,A13與A12預計2029年生產。後續研發互補式場效電晶體(CFET),將N-FET與P-FET垂直堆疊,面積縮小約30%。

台積電在COUPE(Compact Universal Photonic Engine)光學技術,袁立本表示,全球首款採用COUPE技術的200Gbps的調變器,巳於今年生產,可讓系統能效提升4倍,延遲降低10倍,並規劃在2030前開發出400Gbps的調變器,將頻寬密度提升8倍;該技術未來將與CPU進行封裝整合,預計可將效能提升10倍並減少20倍的延遲。



A14製程良率已經80%,真嚇人! 根本才聽到A14沒幾天
2027年應該可以順利達到90%,有提前量產的機會
2028年有可能N3、N2、A16、A14同時大量生產,營業額會非常可怕
勳哥已經獨家booking一堆A16,會不會後悔?

還好趁這一波小回檔有完成回補,繼續抱緊中
我自悠遊看人間,哪管九微江湖險?若問此生何所似,半生懸念半生緣。
5月會穩穩得站上2330? ? ( 之前好像只有幾秒的時間站上2330,隨後就欲振乏力的往下跌 )
KingDavid520
2330從來都不是我的目標,還差很多 [^++^]
KingDavid520 wrote:
A14 在相同功耗下速度提升 10% 至 15%,在相同速度下功耗降低 25% 至 30%邏輯密度提升約 1.23 倍,整體晶片密度提升 1.2 倍。目前開發進度順利,SRAM 的良率已超過 80%。A14 預計於 2028 年量產


A14的SRAM良率已超過 80%...........這是前期製程驗證, 不是Logic IC的良率, 不過至少可以驗證該A14製程大概問題不大了

看到此新聞, 就想到Elon Musk宣稱要把重要的AI 6.5晶片交給Intel 14A製程生產(maybe在Terafab內)........然後Intel A14製程在哪裡?還在Roadmap ppt上
KingDavid520 wrote:
2027年應該可以順利達到90%,有提前量產的機會
2028年有可能N3、N2、A16、A14同時大量生產,營業額會非常可怕


你想錯了......台積電發明這些名詞:N2, A16, A14, A13, A12........是讓外界覺得台積電很厲害, 每年製程都在推進一個世代, 仔細看其實不是這樣
2026 N2............假設他真的是N2世代製程, 是傳統Logic+Power在同一邊製程
2027 A16...........其實是N2+Power放在晶片背面的製程, 嚴格來說Logic線寬是一樣的
2028 A14..........A14嚴格來說是N2的下一世代製程, 當他是真的1.4奈米, 是傳統Logic+Power在同一邊製程
2029 A13..........其實他只是A14用光學稍微微縮一下6%的製程, 設計完全不需要動, 光罩或許更動幾層就可以達到了
2029/2030 A12.......這是A14製程把Power放在晶片背面的製程, 嚴格來說是A16的下一世代製程

其實莫爾定律早就死了........用台積電製程來說, N2-->A14花了至少兩年才達到, 假設下一代是A10, 至少也是2031年(A14-->A10)要花三年
KingDavid520
沒錯的,現在都以積哥的說法為準,哈哈
diken0955 wrote:
5月會穩穩得站上2330?

我認為今年至少會上2500~2700
明年會上3000
KingDavid520
應該是這樣沒錯 [^++^]
擦鞋童 wrote:
我認為今年至少會上2500...(恕刪)


若到2550的價位,我再賣一張
KingDavid520
賣飛了要記得撿回來,3000再賣飛,再撿回來,我都這樣玩 [^++^]
KingDavid520 wrote:
這次技術論壇揭露了很...(恕刪)


AI補充說明:關於SRAM良率與邏輯電路良率

AI 摘要
台積電 2026 年先進製程在 SRAM、邏輯密度與良率方面取得顯著進展:2 奈米(A2)技術的 256Mb SRAM 良率已突破 80%,整體晶片良率傳達 90%。隨製程微縮,SRAM 密度提升速度雖慢於邏輯元件,但透過優化單元結構(如 FinFET/GAA),實現了高效能與低功耗。

1. SRAM 與邏輯密度 (Density)
微縮瓶頸:SRAM(靜態隨機存取記憶體)因結構複雜(每個 Bit 由 6 個電晶體組成,即 6T-SRAM),在先進製程(如 Intel 4 vs Intel 7)中的微縮速度慢於邏輯元件,導致晶片內 SRAM 佔比與面積優化面臨瓶頸。
密度提升:相較於 N2(2奈米)製程,台積電 A14(1.4奈米)技術使邏輯密度提升約 1.23 倍。
優化方向:隨著製程進步,SRAM 單元變得更小,在相同晶片面積下可裝入更多記憶體,提升 AI 與高性能計算性能。

2. 良率 (Yield) 管理
SRAM 的重要性:由於 SRAM 在晶片中結構最密集、數量最多,一旦出現缺陷,將直接影響晶片性能。
2 奈米良率:台積電在 2 奈米製程的 SRAM 測試良率已超過 80%,在應用於高效能計算領域方面展現極高技術實力。
良率計算:良率是指實際生產的合格晶片數量與晶圓上最多可生產晶片總數的比例。



AI 摘要
SRAM(靜態隨機存取記憶體)良率是衡量晶片製造能力的關鍵指標。在先進製程(3奈米以下)中,因SRAM結構密集且位元單元(bit cell)尺寸縮小至極限,極易受到製程變異與隨機缺陷影響,導致良率下降。然而,業界領導者(如台積電)透過成熟的修復技術與最佳化設計,使領先節點的SRAM良率已可維持在穩定水準。
關鍵要點:先進製程挑战: 隨著製程邁入3奈米(N3)及更先進節點,SRAM縮小速度面臨瓶頸(N3面積僅比N5縮小約 5%),且對老化效應更加敏感。

高良率修復: 在AI與高效能運算(HPC)晶片中,雖SRAM容易故障,但透過高效能的測試與修復機制,台積電2奈米SRAM的初期良率傳出已突破9成,顯示出成熟的量產能力。
設計最佳化: 使用 Calibre 關鍵面積分析 (CAA) 等工具進行記憶體冗餘設計,可顯著提升SRAM的最終良率。
技術趨勢: 為解決先進製程下SRAM良率與面積縮小限制,業界正趨向將SRAM單獨堆疊或使用更先進的設計架構。



良率只是一個概略性說法,可分為SRAM良率(最低)、邏輯電路良率、平均良率等。
一般來說,晶片內SRAM密度最高,良率也比邏輯電路低,所以都以SRAM良率為良率衡量標準。


台積電收盤2265元
我自悠遊看人間,哪管九微江湖險?若問此生何所似,半生懸念半生緣。
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