英特爾7nm相當於台積電3nm?

ya19881217 wrote:
再來就是比封裝 多層(恕刪)


3D IC的路還很長
因為目前的技術全部都不成熟

現在的die都沒有TSV製程(Through Silicon Via)
就無法進行真正的die stacking...

現在都是PoP (Package on Package), SiP (System in Package), WLP (Wafer Level Package)..
健人就是腳勤
比電晶體密度只是表象
最重要的是每瓦效能
dohan8850 wrote:
比電晶體密度只是表象
最重要的是每瓦效能


的確是

使用者最在意的還是省電及運算效能


深夜鬼故事
lavo wrote:


的確是

使用者...(恕刪)


外行人說內行話
比專業還差的遠⋯

面板工程師那懂半導體製程⋯
GG要的是可以做的出來良率高可以大量出貨成本低的技術能力

而不是畫大餅做不出來的規劃~
設計要考慮製程能力

這才是foundry的生存之道~
因為intel 做不出7nm 所以才要增加電晶體密度
增加電晶體密度 日後又做7nm 這樣會產生問題
線路間距離太近了 會產生漏電,加上7nm 沒有良率.
首席工程師 Murthy Renduchintala才會離職
intel 已經自己進入死胡同了

台積電2022將量產3nm且下個月發表2奈米技術 表示實驗有良率了,也許只有1% 但這就是突破
intel 卻要2022年才生產7nm,表示一切layout 重新設計 (還不見得可以量產)

半導體技術不是一個公司可以玩的,需謙卑再謙卑與各廠商配合溝通
intel 老大自居 死胡同,
三星也是(屬下奉承上司,假報告一堆,沒辦法做才挖台灣人去幫忙,因為外人才不會奉承)
INTEL 10nm 約是 台積 7nm

INTEL 7nm 約是 台積 5nm

INTEL 最主要是良率不佳的問題,

會造成成本大增.
良率不佳製程那邊難脫其責

tsmc配合其使用的EDA工具跟支援等等,目前看幾個比較指標的成品都可以真的作到帳面指標的電晶體密度(zen2跟A13等)

intel那邊用了改版的10nm,結果cpu成品出來只有帳面指標的2/3電晶體密度

大概就之前那位工程師講的,製程部門太大牌太執著帳面密度,弄出了看起來很高指標的規格,實際應用上卻是絆手絆腳的半殘製程
拿走英特爾的皇冠、超車三星,台積電贏在一顆奈米級灰塵

https://www.cw.com.tw/article/5097732?template=transformers

節錄:

目前半導體製程的主流光源是氬氟雷射,波長為193奈米,當電晶體尺度已微縮到幾十奈米時,就像用一支粗毛筆寫蠅頭小字一般,生產起來有點力不從心。這也是近幾年,摩爾定律即將告終聲浪不斷的主因。

極紫外光的波長僅有13.5奈米,這支「超細字小楷」波長已經接近X光,世界上多數物體對它而言都是不透明,連空氣都會干擾EUV,因此生產機台的內部得抽成真空。

半導體技術,也因此正式進入皮米(picometer)時代,即奈米的千分之一。EUV只能用鏡子反射,由德國蔡司產製的反射鏡,得做到史無前例的完美無瑕,能容許的瑕疵僅能是皮米大小。這相當於,如果鏡面積有整個德國大,最高的突起處不能高於1公分高。

EUV對生產環境潔淨度的要求,更是前所未有的嚴苛。

例如,包括台積自製的光罩基板(mask blank),是一片6吋大小的明亮圓鏡,造價數百萬。上頭80層多層膜反射層,跑進去幾顆奈米級的灰塵,都會對晶片良率造成巨大影響。

獨家供應EUV機台的荷蘭商艾司摩爾(ASML)研發副總經理嚴濤南表示,現在已經從一開始的100顆,慢慢減少到個位數。若從艾司摩爾的曝光機飄下灰塵,更是不能容忍。嚴濤南表示,技術規格是,每曝1萬片晶圓,只能掉1顆,「我們已經非常接近。」

因為控制灰塵太難,EUV量產階段的最關鍵技術,是一片薄如蟬翼,厚度只有50奈米,相當於一根頭髮直徑千分之一的透明薄膜。這片「光罩護膜」(pellicle),用在晶圓生產的光罩上頭。用來隔絕細微的塵粒。否則,只要一顆塵粒掉到光罩上,可能導致整批晶片作廢。

在10月的法說,當分析師群起追問EUV的進度時。台積總裁魏哲家胸有成竹地說,「我們已經準備好了,」並強調,「台積自己生產光罩護膜。」(延伸閱讀:台積電7奈米大敗三星 為何在法說會前釋利多?全因這個關鍵數字)

因為光罩護膜太難做了,處處得挑戰物理的極限。要將矽磨到僅有50奈米厚,但EUV照射時,瞬間局部溫度會升到數百度。「有點震動,啪,就裂掉了,」一位供應商說。

光罩護膜一旦破碎,瞬間飄出的細微碎屑會污染生產機台,得花7天整理,形同產線停擺1星期。台積供應商透露,三星跟英特爾都卡在光罩護膜這關,導致EUV生產效率遲緩。

那台積如何過關?

一位供應商表示,台積另闢蹊徑,在光罩盒加上特殊的防塵設計,意外發現,可以不靠光罩護膜,就達到一定的良率,便大膽量產。「這有可能,」嚴濤南表示,雖然他不知道台積最新技術突破的細節,但台積很早就投入研發「不用光罩護膜的方案」。技術瓶頸一突破,台積就開始踩油門,大舉量產EUV製程。
chouyu0938 wrote:
半導體技術不是一個公司可以玩的,需謙卑再謙卑與各廠商配合溝通
...(恕刪)


Foundry要的是solution
那solution從何來?
從最學術的理論驗證, 如IMEC
還有材料供應商,如光阻,IMEC與供應商試了幾百種光阻配方才找出適合的EUV光阻
還有設備商做的出設備,提出一個參考的recipe
這些solution讓foundry設計製程,然後與EDA合作加進EDA的程序中成為design rule讓客戶能依製程能力設計電路

都是環環相扣⋯

好大喜功就毀了⋯
游戏脑力 wrote:
台積電是不是灌水越來越嚴重?
如果上文內容屬實,那麼台積電7nm實際上大概9500萬/mm2.
5nm大約1.5億/mm2
3nm大約2.4億/mm2
台積電每次新工藝只提高1.6倍?騙很大?

英特爾10nm 大約1億/mm2
明年出來的7nm就會達到2.4億/mm2 意味明年出來的7nm就會超過台積電的後年出的3奈米?

有沒有台積電灌水嚴重的掛?
不知道中國大陸的中芯現狀如何?聽說年底會出“7nm”,希望中芯能快點趕上


中芯???
中芯20年前在上海設廠 使用是與台積電同樣製程設備(還帶走一堆台灣半導體人才)
從以下圖表中芯是嚴重落後
中芯2019年底才出14nm FinFEt (如果沒有梁孟松恐怕14nm也做不出來)
intel 於2014年初就出14nm FinFET
中芯還要追上聯電....格羅芳德....才有機會看到車尾燈


要出7nm 要先一步一腳印 先做10nm 出來

台積電每次新工藝只提高1.6倍?騙很大?---->客戶最清楚,不是你

撇開技術不談(技術都是理論,生產才是實務)

你知道 中國半導體 有一個很大罩門 就是"人"
鄰居第一次下單到中國一家半導體廠,對方說一個月後就可以拿到貨
中間陸續聯絡狀況,一個月後,還是沒拿到
鄰居從側面了解,原來沒給紅包,只好包紅包給廠長,之後三個星期拿到貨, 後來不再中國下單改去馬來西亞下單。
原來中國廠長指示才是一切(舉一反三 買設備要設備商給紅包 買零件要零件商給紅包 升官要員工給紅包...)
這樣的公司 員工能努力嗎。不會
勸你如果中國沒保障員工權力法律,這種需年年更新的高技術 年年需投資高資本的半導體設備的公司"股票"千萬別碰.因為沒有人會專精於工作.技術不會傳承(既使會也不會傳承給別人)
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