MVP256 wrote:如果受到干擾讓信號變成0.5 那請問接收端要當成0還是1? 因為數位只有 0 1 true&false可是電路總有衰減所以會有一個定義0.7~1=1 之類的至於以後會不會有 類比積體電路一定有在發展 但是那個難度很高從基本的狀態你就很難定義相對數位是簡單多了
MVP256 wrote:如果受到干擾讓信號變...(恕刪) 這樣的機會很少數位的好處是訊號被干擾之後還能被還原原本的訊號是高準位5V 受到干擾-0.1V但是到了下一集信號又被修復了類比則是每經過一集雜訊就越來越多
andy2000a wrote:5nm工艺时晶体管就只有10个原子大小...(恕刪) 誰說的?矽原子半徑大約是 111 皮米 = 0.111 奈米所以直徑大約是 0.222 奈米https://zh.wikipedia.org/wiki/%E5%8E%9F%E5%AD%90%E5%8D%8A%E5%BE%84
小笨賢 wrote:我之前聽到的矽晶圓極限製程是8nm.... 8nm 應該是埋入式 cmos 的極限吧?轉入 fin 以後,大概可以到 1nm? (4個原子的寬度) 低於 2 個原子的寬度 (0.45nm),量子效應會比較明顯但也不是一定不可以
製程拼不贏,AMD開多核心應戰,AMD 進一步展示了 Zen 架構下 8 核 16 線程消費型 PC 處理器「Summit Ridge」用8核打4核,製程拼不贏,單核心效能輸人,用人多勢眾法現在電腦公司,提升製程成本太大,越來越多往多核心方向前進
hitme00000 wrote:製程拼不贏,AMD開...(恕刪) amd倒也不是單獨製成問題單核效能不彰是長期以來的問題現在等於是用面積換效能但還是一個問題在消費市場中一大堆的核心數並沒有看到實質優勢