jhlien wrote:樓主是不是發錯版了？...(恕刪)以華為目前實測結果.
晶體密度從 155 MTr/mm² -> 238 MTr/mm²
平面面積變成9030 的65%, 兩片就是130%.
所以整體面積增加了30% , 但晶體管密度增加了53.5%, 所以折疊後看起來真的省了不少線路程(這應該歸功於 Hybrid Bonding) 的大量垂直連接取代了原來的水平連接,
所以邏輯折疊看起來是有效的, 從論文跟夏晶(Fellow 晶)中, 他們會從幾個方面去做提升.
1. Gear Ration, Kirin 2026現在大概是2, 1.5 um (HB) vs 750 nm(Top Metal) ,他們目前是把HB間距做到 1,就是750nm vs 750 nm ,這樣可以大幅增加HB數量(現在是5000萬個, 按比例, 之後會到2億個) , 這樣就可以增加更多的垂直連接, 而不用去繞水平連接.
2.3D 折疊部份, 目前只選了一些Critial Path來折疊,像SRAM, 還有一些長延長會導致RC增加的, 畢竟是第一顆使用3D EDA的SoC, 之後會折疊更的邏輯單元,Time Crew 讓RC可以減少更多, 頻率也可以加快.
3, Clock Skew 的減少, 滅少了線路, 減少了Clock數量. 也一樣會增加效能.
4.晶圓面積也可以變大, 單片面積增加10%, 兩片就可以增加20%面積. 也就可以容納更多的晶體管. 自然速度也可以變快.
5. 二層變三層, 四層. 這個可能在兩層的架構的紅利被用光過之後, 勢必會走的一條路, 不過AI晶片應該會先用, 畢竟他面積大, 散熱好作, SoC受限體積, 也很難變大.
6. 我猜最後應該會出現EUV 等級的機器,不過目前是都沒有正式發表過, 都是只有部份機台.
| 維度 | Kirin 9030 Pro (前代) | Kirin 2026 (本代) | 核心效益 / 物理變革 |
| 晶體管密度 | $155\text{ MTr/mm}^2$ | $238\text{ MTr/mm}^2$ | 提升 53.5%（相當於幾何微縮 3 年的紅利） |
| 歸一化晶圓面積 | 1.0 | 0.625 | 縮小 37.5%，大幅節省物理空間 |
| NoC（片上網絡）面積 | 1.0 | 0.45 | 縮減 55%，跨上下層構建，提升供電穩定度 |
| 等效能功耗 (Iso-perf) | 1.0 (1.1V @ 2.75 GHz) | 0.59 (0.9V @ 2.5 GHz) | 功耗暴降 41%，歸一化功率密度下降 5.6% |
| CPU 性能核最高頻率 | 2.75 GHz | 3.1 GHz | 頻率重回 3GHz+ 大關（時脈提升約 13%） |
| SRAM 工作頻率 | 基準線 | 提升 40% 以上 | 縮短位線與字線，大幅降低每位元能耗 |
| 物理走線與時鐘 | 基準線 | 線長縮短 30% | 時鐘緩衝器減少 50%，時鐘偏斜收緊 25% |
