那麼大筆的訂單，資料細節可以隨隨便便流出來???
以台積電的名聲+老帥的聲望，應該不會拿這種不完善的產品出來和三星戰吧.....
我還是乖乖的拿張板凳買張票來看最後的結果才實在啦
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wth0722 wrote:
這篇韓國新聞真的錯蠻大的
台GG在28奈米完全猜對了方向
他是走gate-last
至於三星則是走gate-first
gate-last在20nm在關鍵尺寸的微縮方面具備更多優勢
所以IC設計廠商不太可能在28nm採用gate-first
否則將來在20nm時又要重新設計
所以理論上台GG應該會通吃28nm市場
我只能說這篇新聞誤導很多人 ..(恕刪)
=======> SEE
http://ssttpro.acesuppliers.com/meg/meg_1_9746846749200701444884828_7910.html
MOSFET 小於45奈米，基於物性厚度微縮的限制和高的穿隧電流 ，傳統的SiO2已不能維持國際半導體技術準則(ITRS)所需求的等效氧化層厚度(EOT)和漏電流。
雙金屬閘極CMOS整合需要幾個濕蝕刻製程以分隔同一晶片上電晶體內兩個不同的金屬閘極。整合方案如同濕蝕刻化學作用一樣，必須被發展以完全地去除第一層金屬閘極，且不能損壞下面閘極介電層。選擇性覆蓋於第一層金屬閘極之硬式幕罩材料，必須要謹慎地選擇，因為當硬式幕罩被移除時，某些整合方案的閘極介電層是暴露出的。這論文將介紹幾種用以製造雙金屬閘極CMOS場效應電晶體(FETs)的整合方案
原來ADVANCE PROCESS 也會 DUAL GATE
我還以為只有 analog Hi volt cmos process have thin/thick gate => 5v/40v
雙金屬內擴散的優點是閘極介電層沒有在製程中暴露出來
不知道 90nm 下 ESD CELL 是
ggnmos or Scr ?
運用金屬1-蝕刻-金屬2方法，並選擇適當的高介電層和金屬閘極材料，儘管有剩餘問題留下，但仍能達成所需求最終Vt。nMOS和pMOS區域上高介電層和金屬閘極的分別控制，能以最少的新增製程步驟來解決這些問題。用以實現雙金屬閘極的gate-last方法，尚未於此文章中討論，如同這方法的製程複雜性，阻礙了實際導入量產的可行性。無論如何，一些貴金屬，由於蝕刻的困難度，最終可能需要gate-last方法
=> 還是沒說到 gate-last
Gate last v.s. gate-first
http://www.cnbeta.com/articles/104719.htm
有沒說 ADVANCE PROCESS ANALOG IC DESIGN的書阿
HI K 還知道 但 Gate-last 就不太懂了 看來是要穩定 VTH ..
28nm core Power =? VOLT
那 IO 是多少 ? VOLT
還有台灣 IC DESIGN 會下到 28nm ?? chipset 以前我做事 0.11UM
現在應該往 90NM ..但是不知道 MTK ARM CPU 是否會到 60nm 下 ???
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