據科技頻道《High Yield》最近一期的內容提到，AMD 將會在 Zen 6 處理器上改良 Chiplet 的互聯方式。據了解，AMD 自 Zen 2 開始便使用「SERDES」方案，透過 CCD 內的串列器將平行資料轉為串列位元流，讓資料在 CCD 與 IOD 之間跨封裝傳送。但為了未來異構多核心的發展，AMD 必須尋找更高頻寬且更低延遲的取代方案。
傳聞 AMD 下代 Zen 6 處理器的 Chiplet 將會改用 D2D 互聯技術。其實 AMD 早前已在代號 Strix Halo 的 Ryzen AI Max+ Pro 395 中進行實作，透過 TSMC 的 InFO-oS 封裝（基板扇出型整合封裝）和 RDL 技術（重分佈層），轉向多條短並行線路，AMD 可以消除重複的 PHY 工作並減少往返延遲，同時允許透過添加實體通道來擴展原始頻寬。
此外，受惠於 TSMC 全新的 InFO-oS 封裝及 RDL 技術，將可以釋放曾經被大型 SERDES 區塊佔用的空間，不僅可以讓 CCD、IMC、NPU、GPU 及 IOD 更緊密地集成，同時亦大幅降低了通訊成本。
不過，AMD 也需要面對技術上的挑戰，包括在晶片下方封裝大量並行走線會帶來訊號完整性、散熱、佈線和製造方面的困難，多層 RDL 設計以及晶片和封裝團隊之間的緊密協同工程至關重要。
如果 AMD 能夠解決這些問題，並將這種方法應用於 Zen 6，我們將看到 Zen 6 效能將得到顯著提升，包括更快的記憶體 IMC 控制器，這要歸功於 I/O 晶片延遲的降低。
