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製程縮小會遇到的主要問題就是漏電流（Current Leakage），尤其是在閘極介質（Gate Dielectric）之間的漏電，閘極在晶圓的電晶體裡扮演絕緣體的角色，過去有一段時間是用金屬，但因為金屬的耐熱程度、處理困難度都比多晶矽（Polysilicon）差，而且金屬在製程時會散進矽晶圓，所以後來大家都用多晶矽來做閘極介質。但多晶矽並非良好的的絕緣體，在65奈米的時候，多晶矽閘極介質只剩5個原子那麼厚，因此難以克服漏電問題。
但Intel不愧是世界一流的半導體晶圓廠，他們硬是把金屬帶回閘極介質，解決難以處理的障礙。透過Metal Gate和High-K的鉿物質，Intel在45奈米製程上做出突破，他們沒有透露是何種超合金和詳細的製作方法，畢竟那是商業機密。但Intel強調他們的45奈米製程可以達到2倍的電晶體密度、30%的省電、加快20%電晶體的切換速度，換句話說，就是時脈更高、功能更多、但更省電了。
Intel的45奈米製程在電晶體構成物質上做了很大的改變，原本以多晶矽做閘極介質，現在改成金屬物質，官方沒有提到是什麼金屬，但宣稱可以降低漏電。
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感謝大大的文章,讓小的增長不少見聞
這部份可以幫您補充一下
所謂的gate dielectric大多使用oxide(氧化層)參雜nitride(氮化物)來做, leakage會上升也就是因為oxide被down的太薄了.如您所說大約只有五個原子,這會有非常高的direct tunneling現象,導致閘極介電質幾乎失去絕緣的效果
回頭使用metal gate的原因就是在於因為使用多晶矽閘極的時候,因為多晶矽閘極本身也是需要做參雜(doping)的,但是閘極有電壓的時候會讓等效的閘極介電質厚度上升,失去將閘極介電質down薄的意義
high-k材料則是將原先的oxide+nitride介電層換成high-k材料,這樣的好處是介電層厚度可以增加但是不影響閘極-基板等效電容值
基本上選用metal gate以及high-k材料的技術層面真的是現階段的最高機密,台灣的台積電聯電也都對此有很深的著墨
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