當時脈上不去時,開始打多核戰?


田臥勇太 wrote:
IC零件是靠電子的流動來傳遞訊號的,假設有AB兩端,從A發出,B端接收,
有通的話就是1,沒通的的話就是0~


這邊要修正一下
不是靠通不通電來判斷0還是1
而是靠電壓高低來比較出是0還是1
所以在加電壓玩OC的場合有機會運算會因為01判定而出錯


田臥勇太 wrote:
當然我不敢說目前單核心的時脈已經到了最高,只是說
以CPU製造商來說,單核心的時脈應該是接近瓶頸了
所以推出多核心是勢在必行,只是時間的早晚


當年傳說中的Tejas進45nm製程的話
理論時脈是從至少10G起跳的
Intel從那時候預測自己的製程進步程度就很準了
新製程出來的時間完全符合當年的預測
只是Tejas胎死腹中
Hiro hyn hi^dh ab 'wanath......
所以硬體速度太快時,就會有更耗效能的作業系統來消耗多餘的效能...
我是來亂的!! :)
這裡是簽名檔吔
業界的SERVER裡面....8/16/32/64WAY早就都有公司再用了

核心數多沒用的話...大家幹嘛拼命往多核心衝~
以下是小弟觀點
單核心...時脈上不去...要再研發增進製程(聽說蓋一座晶圓廠要30億美金)
單核心增加到跟雙核一樣的運算單元...可能要重設計CPU=要燒更多錢(不知道要開幾個光罩?聽說開一個1億美金)
再加一顆核心~直接有效~最省錢(但支援的軟體....又不是CPU商花錢~叫軟體開發者重寫就好啦)

一切都跟錢有關.......
我好窮
目前已知的限制有:
1) 3Ghz 的波長只有10cm, 也就是如果訊號線路長度有5cm, 就會剛好反相, 此延遲會限制最高可用速度. 如果IC內部同一訊號的匯流排(例如64bit)長度差異大, 訊號到達時間不同也不行, 所以有限制.
2) 為了散熱問題, 電壓一直降低, 但是矽半導體要on/off, 至少要0.8V, 一般認為要穩定必須0.9V以上, 現在已快到了, 鍺半導體可以低一點, 但電壓越低越容易受雜訊干擾.
3) 奈米級位元每個bit只有幾百的分子, 再縮下去, 不確定性越大, 數位訊號會越來越接近類比.

除非有新材料 (光腦), 不然只好往多核心發展. 多核心很早就有了, DSP CPU就很常見, 好處是沒事做時只用一個核心, 比較省電, 需要瞬間大量運算時, 就讓核心同時運算. 用500Mhz*8核等於4Ghz的計算能力, 但平常只有500Mhz的耗電量.

我記得兩年前的IDF大會中,I家有提到,速度增加所造成的耗電量與熱量比對數成長還高,為了CPU還可以正常運作,遲早會讓散熱系統比汽車還大,而消耗的電能並無法轉換成電腦中所需要的速度,反而變成無用的熱量。
然後他們『無意間』發現,如果使用數個速度較低的核心,可以得到相同的運算能力,但是電費卻可以下降的非常非常多,所以多核心就變成下一波的主流產品。
恩,那天我只睡了一下下,不過這段有聽到。
我是柏格貓
以節能的觀點....多核是好事,單核高時脈還是無法擺拖高熱的陰影
而且那些熱量是被當作廢能排出

多核能達到較高時脈的單核的效果,又可以減少熱量的產生,何樂而不為?
必竟不是人人都需要超高時脈的CPU,廠商只要在供需上取個平衡點就好
我倒覺得以10GHz以內的運算, 目前的材料倒不是大問題
反而怎麼樣判斷訊號是邏輯"0"或"1"的方法需要改變
只要判斷邏輯的方式能改變, 也許就有機會

只是不知道現有架構需要做出多大的改變
是不是符合效益吧

但我覺得如果未來有機會, 應該會朝這個方向走
不然除非是改變材料, 否則CMOS終究會走到一個尺寸極限

個人想法而已~~~
解決辦法有阿,阿不就是那個量子電腦
狀態就不只0 or 1兩種~跑起來應該跟飛一樣快了吧....

重點就是好像還在paper的階段,連個實作的影子都沒見到
我靠3dmax畫圖在吃飯
雙核算一張20分多(D940)
四核算一張5分鐘(Q6600)
差了四倍
原本12小時的運算時間,要到隔天一大早起來收圖,再傳給客戶
現在出門吃個飯回來就完成了~馬上給客戶圖!!!還能繼續別的case
只能說~用得到的就值得
並不是一無可取
就算現在出八核,十核
我也換了!!
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