看來1.4奈米會卡關

jhlien

7729分

11樓

jhlien

個人積分：7729分

文章編號：92286232

esthetica wrote:
可能14a這階段intel 會反超
14a出發點不同的意思

提前用 High N/A EUV就會反超, 我覺得你太樂觀了.......
台積電是成本/效能/穩健導向的企業, 而客戶也是喜歡這一點.........每次試產初始良率, 到每季預估提升良率, 這些都是客戶可以預見且合理預估, 這對客戶做決策很重要
Intel 可以直接導入High N/A EUV, 反正成本就是讓自家CPU毛利低一點........台積電是要跟客戶收錢的, 大幅漲價客戶會困擾(難道 Apple要宣布下一代iPhone因為台積電使用High N/A EUV, 價格要上漲10%???)
台積電習慣把可用的機器榨出極限來 ........
如果N2 or A16需要用曝光兩次來曝出N2線寬......為何不能曝光三次達到A14線寬, 差別就是解析度差一些.....但是多方嘗試製程參數達到可用就可以
延後使用High N/A機台有好處, ASML會慢慢降價(or 台積電慢慢提高售價), 最終達到客戶可以接受的下一代售價後, 台積電再大量使用High N/A在A14+? 上
ps: 複製N7時代作法, 初期N7 是DUV三次曝光達成.......缺點就是解析度不好, 後面推出改良版N7+, 在關鍵layer使用 EUV去改善解析度, 其他不太影響yield的一樣用DUV完成, 這樣成本/良率/售價客戶/台積電都可以接受

chanp

習慣把可用的機器榨出極限的不是Intel 嗎？[XD] 之前各種卡關不就是這樣搞出來的[^++^][^++^]也不用太擔心，目前A14進程順利，有可能會在之後的A14P導入Hi-NA，評估其效益

2025-10-16 22:36

chanp

N7是有資料?傳聞?是LELELE，不過台面上應是SADP，讓英呆翻車的10nm從一而終上了SAQP，多重圖案主缺點不是解析度不好，而是圖案變形對齊誤差累積造成效益下降，及隨著步驟增加暴增的各種成本

2025-10-18 10:06

toxic

43分

12樓

toxic

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文章編號：92286633

其實....很多人不知道..這個奈米指的是什麼?
甚至，連這個是長度的單位，都不知道...
哈哈 orz

cruiseton

1342分

13樓

cruiseton

個人積分：1342分

文章編號：92286694

toxic wrote:
很多人不知道..這個奈米指的是什麼?
甚至，連這個是長度的單位，都不知道...

「台積電 1.4 奈米（1.4 nm）」這個名稱已經不再直接代表電晶體中任何實際的物理尺寸，例如閘極長度（gate length）或金屬線寬。

🧠 一、早期「奈米」節點的真正意義

在早期（約到 90 nm～45 nm 時代），所謂「xx 奈米製程」的數字確實大致對應：

閘極長度 (Gate Length) 或金屬半間距 (Metal Half-Pitch)

例如：

Intel 的 90 nm 製程 → 閘極長約 50–60 nm
台積電的 65 nm → 閘極長約 35 nm

也就是說，早期的命名和實際幾何尺寸有關。

🧩 二、進入 FinFET / GAA 時代後（例如 16 nm → 5 nm → 3 nm → 1.4 nm）

當業界進入 FinFET（鰭式電晶體）與 GAA（環繞閘極）架構後：

閘極長度、金屬間距、鰭寬都不再以單一數值代表整體技術進步。
因此，「nm」變成一個行銷代號（node name），代表技術世代而非物理尺寸。

這些節點名稱主要用來標示：

晶體管密度（例如每平方毫米幾億個電晶體）
能效（每瓦效能提升）
晶體管結構變化（如 FinFET → Nanosheet）
以及 EUV / High-NA EUV 等曝光技術的採用程度

在所謂 1.4 nm 節點時，電晶體的實際**閘極長度（Gate Length）**大約會落在：10–12 奈米之間 . 也就是說，「1.4 nm」這個名稱，和真正的物理長度（10 nm 級）差了將近一個數量級。

📚 五、簡單結論

「1.4 nm」指的是哪個尺寸？ => 不是任何單一物理長度（例如閘極長或線寬）。
為什麼叫 1.4 nm？ => 是一個行銷代號，用來標示該世代技術（例如 GAA、High-NA EUV、密度與效能提升）。
實際閘極長是多少？ => 約 10–12 nm（遠大於 1.4 nm）。

chanp

講白話一點：Fin、GAA、CFET這些3D電晶體只能從密度及性能來判斷工藝節點，High-NA EUV什麼時候導入還很難說，提高NA帶來的許多問題尚未克服

2025-10-17 12:36

stephenchenwwc

1362分

14樓

stephenchenwwc

個人積分：1362分

文章編號：92286805

esthetica wrote:...然而隔壁棚的18a就直接用最新的機器看來兩者的商業策略不太一樣感覺這波操作要持續到2032年才會進入1奈米的時代...

今日法說會的亮點:

CC Wei 說: "我們在美國的競爭對手已經和台積電合作, 對手把最高階產品交給台積電生產,
包含晶圓生產和封裝".

這是否意味著: i社主力伺服級, 桌面級 CPU 全包給 GG 生產.
而 intel 18A 甚至是 intel 14A 只用於生產較低功耗的筆電級等 SoC 產品.

我看, i社的筆電要不好賣了!
AMD 用 GG 3nm SoC 都比 i社強. 笑到噴淚

因為 i社使用了 intel 18A 生產 CPU die, 這每瓦算力的競爭力, 有待推出驗證.
但, 看起來要好, 是有難度的.

最后, 說說 GG A16, 也就是 1.6nm 會比 1.4nm 先推出.
做為一個 2nm 的進階替代. 實際還是要看 A.I 生態搶產能有多兇.

大家實際點, 先把 AMD 3nm CPU/ APU/ GPU 產品呼喚出來吧!

回應下方留言:
Xeon 未有 GG 代工紀錄, 但這回 XX Wei 特別再一次說明米國競爭對手
下單 GG, 我的解讀應該是著重在 Xeon 部分.
眼看著 Xeon 的銷售瀕臨崩盤, 這個是特別注重每瓦算力的市場.
是非常有可能的. 否則, CC Wei 不會再次強調 i社的合作.

至於 AMD 也過了年度該更新產品線時間,
這代, 就應該用 GG 3nm. 我等著要換電腦說... 笑到噴淚

chanp

PTL不太可能把3nm AMD DP提早逼出來，就算要也沒產能，老老實實等Zen6或Nova Lake[^++^]

2025-10-17 13:07

chanp

6月有傳CCG之後至少三代主力產品，都將以TSMC為主，但8月那齣鬧劇後就不知道了

2025-10-18 2:36

chanp

14881分

15樓

chanp

個人積分：14881分

文章編號：92288714

jhlien wrote:
提前用 High N/A EUV就會反超, 我覺得你太樂觀了.......

補充：
High N/A EUV

優點
單次曝光解析度
EUV 波長13.5nm 反射式鏡組
0.33NA 13nm
0.55NA 8nm
DUV ArF波長193nm 透視鏡組
乾式 57nm ** NA 0.93-0.7
浸沒式 38nm ** NA 1.35

純淨水的折射率為1.44，所以ArF+浸沒技術實際的波長解析等效於193 nm/1.44=134 nm，淘汰了日系為首的157nm F2微影技術**
**不同波長光源需要搭配不同微影系統 (光源系統、光學鏡組、光罩&保護膜、光阻劑...
生產過程所需元件耗材工具檢測方法...之建立及供應鍊管理)
且157nm後沒有可適用的浸潤微影技術

發展中
Hyper-NA EUV
0.7~0.75NA 4~5 奈米
B-EUV 波長6.5~6.7 奈米
DSA Directed Self-Assembly
NIL 奈米壓印
3D結構半導體 CFET...3D DRAM(4F2 VG = VCT 、3D垂直堆疊、VS-CAT 、混合鏈結...
二維材料石墨烯、金屬二硫化物TMDs...

9月 29, 2025
imec 在單次曝光 High-NA EUV 微影技術上取得了重大進展，例如在鑲嵌金屬化製程中，單次曝光即可達成了20奈米間距的線結構，並將尖端至尖端（T2T）的臨界尺寸（CD）縮小至13奈米並實現 90% 以上的電性良率。

這…😅

目前主要缺點

High-NA EUV曝光機的造價非常昂貴，根據報導，單台價格約為 3.5 億至 4 億美元，比前一代的 EUV 曝光機約1.8億美元貴了約一倍。這使得它成為目前世界上最昂貴的半導體製造設備之一。

景深大幅縮減
Low-NA EUV 相比，High-NA EUV 的可用景深範圍預計將縮小 2 至 3 倍以上。
景深縮減帶來的問題
光阻厚度受限：為了確保影像能均勻地穿過整個光阻層，光阻的厚度必須小於或等於景深。High-NA EUV 的景深可能小於 30 奈米，這意味著光阻必須做到極薄，但這會導致吸收到的 EUV 能量更少。
曝光均勻性降低：當光阻吸收的 EUV 光子減少時，隨機效應（stochastics）的影響會變得更明顯，這可能導致圖案不均、曝光不足或過度。
對焦控制難度增加：更窄的景深對曝光機的對焦控制精度要求極高。任何微小的對焦誤差、晶圓表面不平整或背部微粒，都可能導致曝光區域的圖案失焦。
光罩三維效應（Mask 3D effects）更為嚴重：High-NA 使用傾斜入射光（oblique incidence），這使得光罩上微小結構的陰影效應更為顯著，導致不同圖案位置的最佳焦距（Best Focus）產生偏移，進一步壓縮了可用景深。

為了提高NA，採用了變形光學元件，曝光場大小是之前的一半，當您採用當前的 6 英寸掩模版時，考慮到邊緣排除，縮小了 8 倍，芯片尺寸受到限制

實現數值孔徑的增加意味著使用更大的鏡子。但更大的鏡子會增加光線照射到刻線的角度，刻線上有要打印的圖案。在較大的角度下，掩模版會失去反射率，因此圖案無法轉移到晶圓上。這個問題本來可以通過將圖案縮小 8 倍而不是 NXE 系統中使用的 4 倍來解決，但這需要芯片製造商改用更大的掩模版。

相反，EXE 採用了巧妙的設計：變形光學。該系統的鏡子不是均勻地縮小正在打印的圖案，而是在一個方向上將其縮小 4 倍，在另一個方向上縮小 8 倍。該解決方案減少了光線照射十字線的角度並避免了反射問題。重要的是，它還允許芯片製造商繼續使用傳統尺寸的掩模版，從而最大限度地減少了新技術對半導體生態系統的影響。

有空再EDIT…

chanp

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16樓

chanp

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文章編號：92289176

ASML 地位鬆動？英特爾：未來高階晶片減少依賴先進光罩設備

隨著半導體製程邁向 3 奈米以下節點，先進製程微縮技術已逐步逼近物理極限。日前英特爾（Intel）高層卻罕見公開指出，晶片製造流程未來將不再圍繞「光罩技術」打轉，而是由電晶體架構根本性變革所主導，這發這也讓 ASML 新一代的 High-NA EUV 的廣泛採用添加了隱憂。

根據投資研究平台 Tegus 分享於 X 的一段高層訪談內容，該名英特爾主管強調，隨著 GAAFET（環繞閘極）與 CFET（互補式 FET）等新一代電晶體架構漸趨成熟，晶片製程的關鍵控制點，將從解析度極限的光罩工序，轉向精密的蝕刻（Etching）與材料沉積（Deposition）技術，進一步降低對新一代的 High-NA EUV（advanced lithographic equipment）的依賴。

High-NA EUV 曾被視為新一代製程應用的關鍵設備，2024 年英特爾搶先台積電和其他大廠，根據《TheElec》報導，英特爾已取得 ASML 的五台 High-NA EUV 的產能，預計將應用於其 18A 與 14A，並今年兩台已經在慢慢地投產。由於 ASML 每年的 High-NA EUV 產能約為五到六台，說明了英特爾幾乎壟斷了初期的產量，這說明了英特爾想要強勢重回半導體領先地位的野心。

然而，「Intel Foundry Direct 2025」大會上，說明了尚未完全承諾將 High-NA EUV 用於量產，並保留以傳統 Low-NA EUV（低數值孔徑）為基礎的備用製程流程，以降低風險。有報導指出，ASML已向三家客戶交付總共 5 台高 NA 設備，包括英特爾、台積電以及韓國三星，不過要 2025 下半年才能交貨。

除了英特爾以外，台積電也已經有一台 High-NA EUV ，並給予價格的折扣。然而今年台積電資深副總經理暨副共同營運長張曉強日前在說明即將推出的 A14 製程時坦言，該節點「不一定」會採用 ASML 最新一代 High-NA EUV 曝光機。除指出 High-NA EUV太貴墊高成本外，也不須用到此設備也能維持類似複雜度。

而據韓媒報導三星電子和 SK 海力士的計畫，DRAM 將邁向 3D DRAM，3D DRAM 則無需使用 High-NA 或 Low-NA EUV 設備。不同於傳統 DRAM，3D DRAM 透過「垂直堆疊」的方式來提升電晶體密度，因此使用 ArF 微影技術即可，無需倚賴 EUV 設備。

根據路透社報導，最新的 High NA 約 3.78 億美元，相比之下，ASML 現有的 EUV 設備要價約為 2 億歐元。High NA 微影工具預計能將晶片設計縮小至三分之一，提高密度與效能，但業者也需審慎評估其高昂成本是否值得。

隨著晶片的尺寸所需投入的技術與資本成本卻急遽上升，High-NA 的導入是否仍具經濟效益？當製程微縮逐漸邁入極限，未來半導體技術的突破，或許將轉向更具經濟效率的創新路徑。

補充：
目前已出貨的High NA EUV主要用於研發
ASML將NXE:5000定位為開發系統
初代量產用型號將是 NXE:5200

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