蚵仔麵線好吃 wrote:
IMEC有規劃到埃米（次奈米）設計
不過製程與材料要跟的上...(恕刪)
台積電也只是個foundry
先進製程的開發也是要看IMEC與vender能否提供solution...
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埃米時代不遠了？ Imec擘劃先進製程藍圖
https://www.eettaiwan.com/news/article/20170523NT01-4-Views-of-the-Silicon-Roadmap
隨著半導體發展腳步接近未來的14埃米，工程師們可能得開始在相同的晶片上混合FinFET和奈米線或穿隧FET或自旋波電晶體，他們還必須嘗試更多類型的記憶體；另一方面，14埃米節點也暗示著原子極限不遠了…
在今年的Imec技術論壇(ITF2017)上，Imec半導體技術與系統執行副總裁An Steegen展示最新的半導體開發藍圖，預計在2025年後將出現新製程節點——14埃米(14A；14-angstrom)。這一製程相當於從2025年的2nm再微縮0.7倍；此外，新的佔位符號出現，顯示製程技術專家樂觀看待半導體進展的熱情不減。
Steegen指出：「我們仍試圖克服種種困難，但如何實現的途徑或許已經和以前所做的全然不同了。」
14埃米節點也暗示著原子極限不遠了。單個砷原子(半導體所使用的較大元素之一)大約為1.2埃。
隨著半導體發展腳步接近未來的14埃米，工程師們可能得開始在相同的晶片上混合鰭式場效電晶體(FinFET)和奈米線或穿隧FET或自旋波電晶體。他們將會開始嘗試更多類型的記憶體，而且還可能為新型的非馮·諾依曼電腦(non-Von Neumann)提供晶片。
短期來看，Steegen認為業界將在7nm採用極紫外光(EUV)微影技術、FinFET則發生在5nm甚至3nm節點，而奈米線電晶體也將在此過程中出現。
如今，14埃米節點還只是出現在簡報上的一個希望 （來源：Imec）
Steegen表示：「從事硬體開發工作的人員越來越有信心，相信EUV將在2020年初準備好投入商用化。經過這麼多年的努力，這一切看來正穩定地發展中。」
Imec是率先安裝原型EUV系統的公司，至今仍在魯汶(Leuven)附近大學校園旁的研究實驗室中持續該系統的開發。
Steegen預計，EUV「將在最關鍵的層級導入製程，」以便在線路終端處完成通道和區塊。使用今天的浸潤式步進器，這項任務必須通過3或4次的步驟，但透過EUV更精密的解析度，只需一次即可完成。
工程師在這些先進節點上工作時，必須先檢查其設計能夠搭配使用浸潤式或EUV系統。當他們在將晶片發揮到極致時，將會使用EUV更進一步縮小其設計。
無論如何，還需要3或甚至4次的浸潤式圖案化過程，才能打造具有小於40nm間距的特徵尺寸。工程師不要指望設計規則能很快地變得更簡單。
Imec勾勒未來節點可能實現的功率性能
選擇抗蝕劑與電晶體
找到合適的抗蝕劑材料是讓EUV順利量產的幾項挑戰之一。到目前為止，如果研究人員能以20毫焦耳/平方公分的曝光能量進行，就能使EUV順利進展。
包括ASML、東京電子(Tokyo Electron)和ASM等幾家公司正在開發專有(意味著昂貴)的技術來解決問題。它們通常涉及了抗蝕劑處理以及多個製程步驟，才能蝕刻或退火掉粗糙度。
「這項技術看起來非常有希望，所以我們有信心能夠克服線邊粗糙度(LER)的問題，」Steegen說。
此外，Imec現正開發保護EUV晶圓免於污染的防塵薄膜。它以碳奈米管提供承受EUV曝光超過200W以上所需的強度，而非阻擋大部份光源穿透晶圓。
除了EUV以外，下一個重大障礙是基本電晶體的設計轉變——任何元件核心的電子開關。Steegen說：「FinFET的微縮是必須解決的關鍵問題。」
截至目前為止，研究顯示，FinFET可以在5nm時使用，而如果導入EUV的情況順利，甚至可沿用至3nm節點。Steegen說：「在3nm節點，FinFET和奈米線的效果能幾乎一樣好，但奈米線閘極間距帶來了更多的微縮，」他並展示一項堆疊8根奈米線的研究。
詳細觀察阻抗劑的問題顯示，使用化學助劑和不使用化學助劑(CAR和NCAR)的研究結果。LWR/LCDU是指線邊粗糙度的測量值應不超過特徵間距尺寸的十分之一，圖中的範圍約為3.2至2.6。
通道微縮與記憶體
如果EUV一再延遲，晶片製造商將會調整單元庫來縮小晶片。Imec正致力於開發一個3軌(3-track)的單元庫，這是將晶片製造商目前用於10nm先進製程的7-track單元庫縮小了0.52倍。
其折衷之處在於它能實現3nm節點，但僅為每單元1個FinFET保留空間，較目前每單元3個FinFET減少了。此外，隨著單元軌縮小，除了從7nm節點開始的挑戰，預計工程師還將面對新的設計限制。
Imec正致力於開發幾種得以減輕這些困難的設計，包括所謂的超級通道(super-vias)，連接3層(而2層)金屬以及深埋於設計中的電源軌，以節省空間。
這項工作顯示，設計人員可能被迫在3nm時移至奈米線電晶體，實現完全以浸潤式步進器為基礎的製程。然而，透過EUV，3nm製程仍可能有足夠的空間實現5-track的單元庫，因而使用基於FinFET的元件。
僅使用浸潤式步進器的製程可縮小單元軌，但卻會隨著閘極(紅色)縮小而犧牲FinFET(綠色)數量。而在底部，Imec展示研究人員正開發的4個結構，用於減緩微縮。
無論如何，到了這些更先進的節點時，系統、晶片和製程工程師都必須比以往更加密切地合作。他們必須確定哪些功能可以被整合於單一晶片上，或者是否需要單獨的晶片製作，如果是這樣的話，那麼這些晶片又該如何進行鏈接等等。
同時，還有一大堆新的記憶體架構仍處於實驗室階段。Steegen說，磁阻式隨機存取記憶體(MRAM)目前是最有前景的替代技術，可用於取代SRAM快取，甚至是DRAM。然而，MRAM到了5nm以後可能還需要新電晶體結構。
此外，還有其他更多有趣的選擇，包括自旋軌道轉矩MRAM以及鐵電RAM，可用於取代DRAM。業界目前正專注於至少5種備選的儲存級記憶體技術，主要是交錯式(crossbar)和電阻式RAM結構的記憶體。
此外，Imec正開發新版OxRAM，將有助於物聯網(IoT)的設計。目前已經針對可承受汽車設計所需溫度條件的方法進行測試了。
面對諸多極其乏味的選擇與嚴苛挑戰，Steegen依然樂觀。在開始對1,800位與會者發表演講之前，她還快速地進行了一項調查，結果顯示有68%的人認為半導體產業將順利過渡到3nm節點。
她說：「謝謝所有對這個可能性回答『是』的人，而對於那些認為『不』的人，我會證明你錯了。」
編譯：Susan Hong
(參考原文：4 Views of the Silicon Roadmap，by Rick Merritt)
