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天空一片雲 wrote:
INTEL這10年來...(恕刪)
假新聞，當初amd都沒賣，怎可能市佔超過5成的intel會賣...
股市都會超漲超跌，amd曾經只有4塊，都沒倒，現在...
大家都以為intel只有cpu，其實intel的網路晶片也賣得不錯。
i社 網路芯片對 AMD 系統不友善, AMD 的市占也會影響. i社 的 Fab 像燙手山芋般虧錢, 想賣的是這塊. 偏偏不會有人接, 所以才講得不清不楚. 有人要整包買, 當然賣
有人要出錢填洞, 誰不要!? 據說: Xeon 6 是 i社 自產, 這塊生意若崩盤, 有可能 i社 股價迎來另一波斷崖. 自產=競爭不過 AMD, NV 等, 資料中心很看耗電量滴~
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對 高通言, 是 股市自殺行為~ 除非買的是"不含" i社 Fab.
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這廣告強過 i社 發表時的! GG 大力幫助, i社 發表時連一句謝都無. 起碼, 這影片清楚標示出是 GG 3nm 製造. 不過, 第一個影片有誤, 那個不叫 3D 封裝.
不用逆天! 用 GG 3nm 已經是保證能用. 剩下的是有無需要換電腦問題. 但, i社 的命, 懸在 Xeon 6, 這是 i社 自產的. 有可能開始打不進超電市場.
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CHIPLET :而Chiplet 技術便是通過先進封裝技術讓多個小晶片形成的SiP ， Chiplet主要是將大晶片化整為零，單顆晶片本質上是IP硬件化，Chiplet可視為是多顆硬件化的IP集合。
先進封裝技術可分為 2D 的 InFO（扇出型封裝）、2.5D 的 CoWoS（Chip on Wafer on Substrate），以及 3D 的 SoIC（System-on-Integrated-Chips）
TSV :直通矽晶穿孔(Through-Silicon Via)封裝技術， 是一種能讓3D封裝遵循摩爾定律(Moore's Law)演進的互連技術，其設計概念是來自於印刷電路板(PCB)多層化的設計
TSV 主要使用在矽晶片上；而TGV 則使用在玻璃基板上
Info集成扇出型封裝 技術InFO (Integrated Fan-Out) 在堆疊過程中，利用半導體製程技術少使用了中間的導線載板，除了大大降低了封裝成本外，尺寸上可以做到更輕薄，更有利於散熱和降低晶片的功耗。
CoWoS指的就是把晶片堆疊起來
CoWoS 可以分成CoW和WoS兩個部分來看。CoW（Chip-on-Wafer）是晶片堆疊，WoS（Wafer-on-Substrate）
Cow 是將晶片堆疊在導線載板上
Wos 是將堆疊好的晶片封裝至基板上，最終堆疊完成後形成2.5D / 3D的型態，進而提升晶片成品的效能
CoWoS 可以分成『CoW（Chip-on-Wafer）』、『WoS（Wafer-on-Substrate）』，從最上面的平台來看，把將 CPU、 GPU 、 HBM 、電源IC 等晶片，利用矽中介版（Interposer）與矽穿孔（TSV）水平整合成晶片（CoW），再把他封裝基版上面（WoS），達到減少晶片的空間，同時還減少功耗和成本，此技術困難在於『異直整合
我們熟知的 CoWoS 技術是將晶片、記憶體等元件，在中間夾上矽仲介版（Interposer），透過 TSV 連結，封裝到下層基板上技術，不僅加快封裝效率，也增加晶片空間利用與效能，不過，卻缺少異質整合部分，對此，SoIC 能夠將不同節點、製程的晶片堆疊連接（利用 Hybrid bonding 技術），同時滿足單靠 CoWoS 無法滿足的空間利用效果，也大幅增加整體晶片功效。兩者較明顯的差異在於，SoIC為直接進行晶片與晶片連結，不僅接點介材與 CoWoS 的 Interposer 不同，也不需要依靠 TSV 串聯，也是因此，SoIC 才能在前期對晶片提供更多空間，也才能做出更小的晶片，並達成效能、算力的再提升。不過， SoIC 製程後續仍能透過 TSV 串聯其他基板，或與技術整合。
SOIC封裝 System-on-Integrated-Chips
要順利完成 SoIC 封裝，就要靠 Hybrid bonding（混合鍵合，又稱直接鍵合互連 ）關鍵技術的協助，與傳統3D IC 僅有的的矽穿孔（TSV）技術不同，簡單解釋，就是利用導電的介電材料，讓晶片間的小凸點（接點）接合間距更小，據悉，與傳統接合技術相比， 理想狀態下，Hybrid bonding 最多能使間距縮小至 1µm 以下。
HBM 高頻寬記憶體
高頻寬記憶體（英文：High Bandwidth Memory，縮寫HBM）是三星電子、超微半導體和SK海力士發起的一種基於3D堆疊工藝的高效能DRAM，適用於高記憶體頻寬需求的應用場合 ，目前幾乎所有HBM 系統都封裝在CoWoS 上，並且所有高級AI 加速器都使用HBM
