哈哈哈
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k215411 wrote:
此CPU是純粹發表還...(恕刪)
2007Q2, Intel就已經在其網頁公佈45nm ready, CPU預計Q3~Q4開賣..
大家引領期盼的High-K metal gate也等這一顆開賣後，作X-section 分析 (當然～對gate的EDS不可少啊～呵呵).
只是未來哪條路對呢？IBM的HOT?AMD的SOI.....至少目前Intel成功開出high-K metal gate了..（果然燒錢不手軟..><)
不知道22nm時會是怎樣的狀況＠＿＠...
To camiry 大 :
Intel強就是設備機台move in進去～工程師都自行改裝...就算你跟Intel買相同機型的機台一樣無法tune跟他一樣的結果U_U...
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上圖引用IBM公佈於網路的Report圖之一
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shihming wrote:
2007Q2, In...(恕刪)
Intel的RD非常的強,不只在resource和人力素質上都是...
以下是網路上找到的2006 top R&D spender
2006 Top R&D Spender
按照R&D expense 佔營收的比例來看, intel排第22, 約是16.6%,
還輸給AMD的21.3%..
但是如果照total expense來看,intel 2006花了約58億美金在R&D上,約是AMD的5倍
在半導體廠中僅次於IBM and Samsung, 這還不考慮IBM的R&D不是全部focus在半導體上...
而且據說intel有一個12" FAB專門for R&D...真是超大的手筆...
半導體廠的R&D如果和量產製程一起共用FAB, 常常會有很多麻煩的事...
不是RD的貨被FAB東卡西卡怕污染怕影響良率,就是產能太滿然後RD的貨就是run的比較慢...
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他說:
「intel 上一代的65nm, poly 線寬約 35nm，TSMC 和 UMC的65nm , 線寬則是 45nm，大概是intel 90nm 的technology，而intel 45nm, 相當於 TMSC 和 UMC 32nm 下一代的technology。就目前現行半導體元件技術來說，intel 這個叫做 32nm 的 High K Metal Gate。」
至於為什麼大家的"65"nm的線寬都不是65，他的說法如下:
「這是黃光的定義，只是實際上 TEM 切下去，線寬就是 45nm，並非65nm，那個是來自於黃光限制，實際上製程在做的時候，poly gate 會做的更小，大家最後 delivery 出去的 performace 就是要切一刀，去看有多瘦，performace 多好。」
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是的，我跟大家一樣，後面已經聽不懂他在講什麼鬼話。
「但簡單的說就是TSMC和UMC差intel 兩個世代，大約落後三年。現在TSMC和UMC都在等Penryn開賣，然後買來切開，reverse engineer（逆向工程）猜是怎麼做的。買來切，然後 FIB , TEM 下去看 Cross-section，像UMC現在就是follow AMD的cross-section 做」<=這是他說的，不是我。
另外「AMD跟intel比，Intel還是比較強，但落差沒有像TSMC vs intel那麼大， intel 的資源感覺起來比較多」
有高人可以出來解釋或証實一下嗎？
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文章編號：4097944
G.F wrote:
根據強者我同學的說法...(恕刪)
不管是90、65 or 45nm generation 是指LT可以曝的最小size, 但是poly etch 時會多吃 (LT - 45nm , but etch後 -> 40~or 更小)..所以實際把device 拿去切TEM, 會小於實際（layout定義的寬度)
至於AMD X-section的檔案～是針對其Dual core processer去切的 (細節內容～於此不方便談下去)
為何要一直scaling down? T = CV/I --> 這個公式對於唸過半導體課程的網友應該不陌生..(T = time, C - capacitance, V - voltage, I - on-current)
So, speed是目的, 那源頭就是針對 C, V, I作改變. 而poly length (你想成大家稱的90nm, or 65m,這種大小意思) 是最直接可以影響I ＆ V , 當然 C也會因其Cov (LDD, S/D...等而減少/增加..)～總之，一直想要把T減少（增加I , 減低V and C)伴隨而來就是一堆leakage (power lose...等可靠度問題...)
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我提供兩張舊資料圖～蠻適合入學者study的
1. Intel 98 年的paper （出處:IEEE) --> 提出device的limit與factors :
2.整個device improvment的循環相依性 :
簡而言之，當phy. limit無法改變時，就是往device structure改變 (為何就開始有SOI, H-K, HOT等等研究)
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shihming wrote:
不管是90、65 o...(恕刪)
在半導體業早期所謂的1um,0.5um,0.25um等等的generation,
通常指的是黃光和蝕刻所能做出的最小線寬..
而這最小線寬早期正好都是指閘極(gate)的線寬...
所以早期所謂的xx um generation的xx um指的就是gate length.
但是到了0.13um, 90nm, 65nm, 45nm等generation,
這時這個定義就有點不同了...
這時這些數字只是一個製程世代的代表,不一定代表元件或製程所能達到的最小線寬...
這其實有幾個因素,一個是當製程微縮時,為了達到至少每個generation晶片0.5X面積的縮小,
(也就是長度或寬度scale down 0.7倍), 不是每一層layer都能等比scale down...
(這牽涉到不同層次如isolation, gate, metal等製程的限制)
如此一來便必須做些變通(例如把gate曝光時弄小一點,讓metal或contact在曝光和蝕刻時可以
較容易些), 來讓整個完成的晶片面積能縮小到上一世代的一半...
另一方面就是為了marketing 的考量了...
所以到了90nm, 65nm, 45nm時,你會發現怎麼gate length 縮小的更快...
而且每家公司的nominal gate length都有可能會不同,這也牽涉到公司的策略以及產品的需求等...
不過通常SRAM的面積都還是比上一世代縮小0.5X...
而且大家的SRAM面積在同一generation會差不多...呵呵
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camiry wrote:
在半導體業早期所謂的...(恕刪)
若以客戶端考量當然得益～之前T and U之間搶訂單也可以這麼搞死對方.
原本該下65nm的訂單～但另一家硬是直接跟客戶開個進階版55nm～介於65~45nm之間
對客戶而言～同樣cost卻可gaiin到更大的面積～和樂而不為之呢～
至於nominal devcie 還是看客戶端下的target去tuning..
同樣用65nm, 不同家客戶所定義的nominal device也不同～畢竟short channel那裡差一級～就差很多了..（整個roll-off curves)
而SRAM要縮比單純improve device 更難～單純元件端都進客戶的target, 但一放進SRAM～一些問題就會被放大出來..（最掯這種事情＠＿＠）
哪一天..Intel回頭吃low-end的訂單～就有得瞧了...Orz..
愚蠢懶惰的人將會苦於差別待遇和不公平 聰明努力的人將享有各種特權度過充實的人生
