NQQegg wrote:
Intel哪會把獨...(恕刪)
各家的製程設計都不一樣
可以參考敝人的拙作
10nm製程以材料的角度來看TSMC贏過三星
個人積分：13536分
文章編號：71849040
個人積分：13536分
文章編號：71849060
NQQegg wrote:
各家的製程設計都不...(恕刪)
7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law
GAA在次世代的電晶體是一種選擇
要了解先進設計
就一定要了解FinFET (鰭式電晶體)
FinFET的祖師爺是UC Berkeley的電機系 胡正明教授與Tsu-Jae King-Liu、Jeffrey Bokor研發出來的
what-is-finfet/
胡在2001年至2004年間擔任台積電首任技術執行長
而投奔三星的梁孟松
是胡的博士班學生
https://www.cw.com.tw/article/article.action?id=5063951
梁不得志
部份是由於個性
但台積電人才太多也是因素之一
我一個高中同學隨梁去三星
多少聽他在唬爛一些...
而GAA的由來
也是由FinFET演化而來的
這是FinFET的祖師爺UC Berkeley的ppt解釋FinFET
早在2002年就在解釋10nm線寬的finFET...
https://www3.nd.edu/~gsnider/EE666/666_05/QZhang_FinFET.ppt
而GAA就是FinFET double gates的一種變化...
在15:40解釋 GAA如何由FinFET變化而來...
-------------------------------
依TSMC保守的個性
GAA???
依公布的TSMC design rule
5nm還是FinFET...
健人就是腳勤
個人積分：13536分
文章編號：71849090
NQQegg wrote:
7nm, 5nm,...(恕刪)
Intel的10nm難產死在多重曝光...
https://www.eettaiwan.com/news/article/20180427NT03-Intel-Delays-10nm-Volume-Production-Until-2019?utm_source=EETT%20Article%20Alert&utm_medium=Email&utm_campaign=2018-04-30
Wiki上的圖
intel的10nm比TSMC的7nm還緊緻,不過TSMC在今年就量產7nm了,真的是地球之光~
Intel應是死在Self-Aligned-Quad-Patterning的良率不行...
As of 2016, Intel was using SADP for its 10 nm node;[73] however, as of 2017, the 36 nm minimum metal pitch is now being achieved by SAQP.[74] Intel is using triple patterning for some critical layers at its 14 nm node,[75] which is the LELELE approach.[76] Triple patterning is already demonstrated in 10 nm tapeout,[77] and is already an integral part of Samsung's 10 nm process.[78] TSMC is deploying 7 nm in 2017 with multiple patterning;[79] specifically, pitch-splitting,[80] down to 40 nm pitch.[81] Beyond the 5 nm node, multiple patterning, even with EUV assistance, would be economically challenging, since the departure from EUV single exposure would drive up the cost even higher. However, at least down to 12 nm half-pitch, LELE followed by SADP (SID) appears to be a promising approach, using only two masks, and also using the most mature double patterning techniques, LELE and SADP.[82]
健人就是腳勤
個人積分：13536分
文章編號：71849120
NQQegg wrote:
Intel的10nm...(恕刪)
小弟從其他樓轉貼我寫的
聊聊曝光機
-----------------------------
這棟樓懂半導體製程的人應不多
先進製程如曝光機
講起來就是可悲的一頁
很多人都不知道
現在大家講Moore's law頭頭是道
但沒有多少人知道
最重要的曝光機的光源
一直使用193nm波長的曝光機到現在
這20年來
後繼的光源一直沒有開發成功
193nm是用Excimer Laser ArF光源
下一代在20年前就已發展
用F2光源, 157nm波長
慘的是光源進入二氧化矽的吸收光譜中(<180nm)
這樣透鏡就不能用玻璃
用CaF2材質
問題又來了
CaF2溶於水
那真的很靠北
不用水來當研磨劑又有很多問題
Intel與ASML搞得焦頭爛額
記得20年前ASML在台灣有開研討會介紹157nm的曝光機...
然後沒有量產...囧
半導體製程演進本來在20年前就碰到瓶頸的
但是台積電的林本堅提出用水當介質
光源折射後波長變短
想到了浸潤式製程
然後還是ASML做出來immersion lithography stepper
解了燃眉之急
林本堅後來拿到了台灣中研院的院士
唯一的一個業界的院士
他的idea改變了全世界的半導體製程演進
誰說台積電沒有研發技術的...
隨著製程演進
immersion lithography又不夠用了
用到45/40nm製程又不夠用了
製程微縮的解析度R
與K1, 光源波長, 介質折射率, NA值有關
K1為機台參數
NA為Numerical Aperture (與透鏡直徑成正比,物件距離持反比,也就是透鏡大比較好)
這樣的搞又做不下去了
只要用分段曝光
拆pattern讓跨距變大來曝光
就形成了double patterning
方法很多
如SADP
現在製程到了7nm
只有台積電量產...
那麼Intel與三星呢
想用EUV電子束微影曝光機來做
問題是EUV從幾十年前一值開發到現在還沒成功
有人算算
整個地球投入EUV的研發
投資超過200億美金
Foundry的要求是250W,125wph (wafer per hour)
一直沒做出來
2017年ASML號稱做原型
光源是買下光源公司Cymer公司做的
最新的型號是NXB3400B
2017年才出貨
2018年Intel/三星與TSMC才會使用
問題是
瑞凡
2018年Apple就要7nm的CPU了
時間回的去嗎?
還是台積電務實些
乖乖的務實用多重曝光硬做
燃燒吧
工程師的肝是鐵做的
工程師都是
肝鐵人..
所以2018三星沒搶到Apple單一點都不奇怪
問題是生財器具還搞不定呀
台積電兩方都押寶
193nm+SADP與EUV都有
所以今年地球上7nm製程的單
要有量能出的了貨的只能找台積電
半導體製程的研發都是集地球上世界各國的所有尖端科技於一身
哪國可以獨立研發
別做夢了...
可悲的工程師
大家划手機
爽爽地在比跑分
背後是一群死宅男
一群群肝鐵人背後默默的付出~
健人就是腳勤
個人積分：13536分
文章編號：71849132
個人積分：172分
文章編號：71849157
個人積分：49998分
文章編號：71849999
個人積分：1879分
文章編號：71858412
個人積分：9905分
文章編號：71859044
個人積分：1879分
文章編號：71859556
要不是有廠商擠牙膏太厲害
誰有時間黑它
網路很可怕 wrote:
別恐嚇我 我很怕
我在這邊都是看到一些新聞拿來轉發評論
基本上我也算有程度的人 我會在法律範圍內評論
INTEL Bugs很多是事實 這告不了我
INTEL 一直在消化Bugs很多的前代CPU這也是事實 這告不了我
我說9900K很熱要買要注意 這也是事實 這告不了我
我說INTEL的CPU很貴還不附風扇還得用水冷 這也是事實 這告不了我
寫手拿我沒轍 轉而用恐嚇呀
你們一值檢舉我的文章
我只好一直補充了
電腦不是好東西，讓我成天花錢買設備
網路更壞，我整天在買
ForLucky wrote:
樓主網路真的看很多，所以看他的過往發言就知道他和別人不一樣
網路不要有應該會對他比較好
INTEL作惡多端, 本來就黑不用我來黑
