hch3duserv2 wrote:
吵吵吵..........(恕刪)
就像辯經一樣,可以互相砥礪還是蠻不錯的
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umts wrote:
多核心真的是好的解決方案嗎? EPIC是否是個爛咖? Google一下,你會意外的新發現. (恕刪)
EPIC/IA-64不到爛咖地步吧，只是它的目標市場離絕大多數消費者/程式設計師距離實在太遠，配套的智慧型編譯器也未臻完全成熟。假設先不管硬體的天價，沒有Vista也先算了，但連WinXP都沒有，99.9%以上使用者就直接拒絕往來了(2005年開始，Microsoft已經停止支援WinXP Professional IA-64版)。而就算有了主流消費性OS，PC世界多采多姿的周邊設備其IA-64版驅動程式去哪找啊！
話說多核心的EPIC/Itanium不也出現了，同時追求多核心之間以及核心內指令執行的平行度並不是彼此互斥不能共存的。
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umts wrote:
""intel為兩個雙核併一起, 兩個雙核無法內部互相溝通, 快取無法共用, 會造成資料交換上的延遲."
但是AMD的四核是穿過L3 cache後的Crossbar switch相互連接,這還要看L3的頻寬夠不夠四核使用.傳輸延遲長不長.
孰優孰劣,還很難說....(恕刪)
大大的話只有說明一部份, 小弟斗膽補充一下, CPU 內部 Core 之間的資料傳輸, I & A 各有特色是沒錯.....
但是 除了 (x2) <-> (x2) 傳輸資料使用 FSB bus 之外, CPU <-> 其他主要組件之間的傳輸資料, 也是使用 FSB bus.
INTEL x2x2 被人詬病的地方, 也正是 FSB 架構, 當然, 有些 INTEL 粉絲會跳出來辯駁說 FSB 擁有 12 GB/s 的頻寬, 可以餵飽任何的 data bus 的需求, 只是 12 GB/s 是理論值. 一旦執行多工軟體 + 跑大量資料處理時, 大家都要來搶 FSB data bus 的 token & bandwidth, 還是會造成瓶頸.
而且, 電腦實際應用時, 並不像跑 SiSOFT / SuperPI .......測試軟體那麼單純, 會有很多高速 & 低速的元件需要交互傳輸資料, 這時更容易發生 CPU 處於 waiting 的情況.
AMD 的架構則沒有這種缺點, CPU core <-> core 之間透過 Crossbar switch 傳輸資料, 但是 CPU Core <-> 記憶體是由 CPU 內建的記憶體控制器負責 ( 獨立的 data bus 頻寬 ), CPU <-> Chipset, 即顯示卡和其他 I / O (網路, USB, 鍵盤滑鼠, 音效, HD, DVD .... 等) , 則是由 Hyper Transport 負責 ( 也是獨立的 data bus 頻寬 ).
