AMD 3D V-Cache 技術示意圖。
在將 L3 快取記憶體以 3D V-Cache 堆疊技術提高處理器效能後（以市場反應來說這招的確有用），AMD 這次打算更進一步的要朝 L2 快取記憶體下手了，根據 AMD 最新向 USPTO 美國專利辦公室提出的申請來看，AMD 打算將 L2 快取記憶體以類似的堆疊技術加大容量，由於 L2 快取距離處理器核心運算單元更近，相對來說可以透過縮短指令週期、加大 L2 記憶體頻寬來提高處理器效能。
AMD 向 USPTO 提出專利申請的解說圖之一，可以看到除了原本與處理器核心搭配的 L2 快取記憶體外，在上方還加入了一個 L2 Die，以堆疊的方式增加 L2 快取的大小。
而跟現有的 L3 堆疊快取合併的設計中，可以看到 L2 快取晶粒會跟 L2 快取晶粒在不同的連接通道上，利用 「混合鍵合」（Hybrid Bonding）技術來跟 Base Die 連接。
更詳細的連接示意圖。
而將 L2 快取容量加大的好處在於能顯著提高了「快取命中率」（Cache Hit Rate）（畢竟容量就是加大了），減少處理器再去存取較慢 L3 快取記憶體的次數，有效的縮短核心運算時的指令週期，另外對於 AI 運算來說，透過加大 L2 記憶體的設計也能夠減緩對記憶體頻寬的需求。
不過相對的因為 L2 快取記憶體距離處理器核心更近，所以在散熱跟電路設計上更加要求，而堆疊的 L2 快取記憶體相比原生 L2 來說訊號傳輸的距離更長，要如何解決延遲問題也是相當大的挑戰。
雖然說目前 AMD 官方並未表示這項技術會應用／首發在哪一款處理器上，但是以目前的進度來看，可能要到 Zen 6 以後的架構才會看到（或是不會看到）應用這項技術的產品出現，如果真的實現的話，那麼對於 AMD 在產品架構上又提供了更強大的優勢。
感謝分享&介紹，新技術感覺有利害 
