請問高手
2個12bits的輸入訊號, 1個13bits的輸出
C <= A+B; 電路
在FPGA上要花多少gates
在ASIC上的gate數呢?
我有一個設計, 共用了6個加法器, (12bits+12bits = 13bits)
然後有三個 D-Flip Flop
一個簡單的 assign
然後一個output register
用ISE synthesis後, 竟花了 1.8K 的 equivalent gate count
天啊, 加法器要用這麼多gate count嗎? 真的IC裏要花多少呢?
想請問高手, 12bits的加法器在FPGA跟ASIC的gate count是多少 ?
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用synplify synthesis 後, 再用translate, mapping後, 發現結果不同
A[12:0] B[12:0]
piout 為取餘數電路的輸出
1. (結果是 1k equivalent gate)
always@(..)
piout <= (((A+B)-K)>0)?(A+B-K):(A+B);
2. (結果是 1.8K)
assign tmp0 = A+B;
assign tmp1 = A+B-K;
always@(..)
..
piout <= (tmp1[13]==1)?(A+B):(A+B-K); // tmp1[13] = the sign bit of tmp1
