pqaf wrote:
Google一下" ...(恕刪)
大大真用心還去找這些資料~~~~~~~
關於電壓的敏感度,我記得在越高階的製程,因為vdd電壓會越來越小,現在一些先進製程大多在1V左右甚至更低,所以電壓的敏感度明顯上升很多,因此實際在做電路設計跟模擬時所給的電壓都會比實際真正做出晶片後給的電壓要更低,像某個製程,兩者差了0.2v,但早期的製程就沒這樣(兩者相等)
不過畢竟我不是台積或聯發科這些真正的工程師,或接觸過這些高階製程,我所碰過的製程都好久之前了,有點忘了,所以不足的或有錯的,如果有專業的有興趣,歡迎指證,另外希望沒造成歪樓~~~感謝



























































































