cyslove wrote:
咦~~幾天前的文章怎...(恕刪)
不過我兩年前曾經看過INTEL自己公布的20nm（大約，反正比32nm小就對了）MOSFET的TEM照，印象中還是triple gate(是不是用這個字眼我已經不清楚了)，電性部分雖然不是很好，不過也算是有電晶體的樣子了
至於有沒有能力做出chip，甚至最簡單的SRAM，我不曉得，反正在實驗室做得出來不代表可以量產。
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上個月吧...Intel 哥哥似乎有則新聞..."Intel demos 45nm SRAM"
With 65 nanometer volume production just recently underway, Intel today has announced that it has achieved a significant milestone in the race to the 45nm process.
The Santa Clara, Calif.-based chip giant said it is the first company that has demonstrated a fully functional 45nm SRAM chip with more than a billion transistors.
The company uses SRAM chips as test vehicles for the development of its logic chips, and says this demonstration means it is on track to release 45nm processors in the second half of 2007 – keeping Intel on schedule to continue to scale down every two years per Moore's Law.
As scaling to smaller and smaller nodes becomes more challenging, “many of our competitors are talking about slowing down the introduction of new process technologies, but we are not doing that,” said Intel Senior Fellow Mark Bohr who briefed reporters on the milestone.
Intel typically does its logic chip a year and a half after the test vehicle SRAM chip, according to Bohr.
The Intel engineer said the 45nm chip required the company to do “innovative things on transistors and interconnects,” but that the company was not yet ready to discuss the details of those publicly. But the fact that the test vehicle SRAM chip has been demonstrated means the process technologies have more or less been locked down, including the layout design rules, interconnect materials and most if not all of the manufacturing tools, according to Bohr.
The transistors are still planar, and Intel is not using finFETs or trigates in this generation, he added. The company is continuing the use of strained silicon at 45 nm. The process used 193nm dry lithography to pattern critical layers, Intel said.
The 45nm process transistors offer more than a 20 percent improvement in switching speed or 5 times less power leakage than those on the market today. Such an improvement will improve battery life for mobile devices and enable developers to build smaller devices. The process also offers a 30 percent reduction in transistor switching power and a 2 times improvement in transistor density.
The 45nm process is under development at Intel’s D1D fab in Oregon. In addition the company has announced that two high-volume fabs are under construction to manufacture chips using the 45nm process – Fab 32 in Arizona and Fab 28 in Israel.
“This was quite a challenging generation,” said Bohr. “Maybe a little more challenging than the 65nm process. But we have a very talented team of engineers.”
愚蠢懶惰的人將會苦於差別待遇和不公平 聰明努力的人將享有各種特權度過充實的人生
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CPU TSMx 和 UMx 因該都有代工吧.除了線寬就是良率拉.及每片的製成時間.
當大家在為越來越多的3C產品不斷的討論及比較之餘,其實有個潛在的浩劫是大家沒注意到的.
個人服務過多家半導體廠..發現製程後的廢液（混酸或 銅製程廢液）及廢氣(尤其是含氟的)目前還蠻多無法處理的.如果你在雨天或風大的日子光臨科學園區.可以拿試紙測試一下雨的酸鹼.
或是聞聞看空氣的味道..因為很多都會偷排放..
我擔心的是桃園ROC事件,李長榮化工污染,綠牡蠣事件..的最後新竹甚至台灣變成最毒的島嶼..
只要有報導關於園區污染的事情好像很快就會被淡化,難道是因為園區佔GNP過高比例嗎..
有些報導說民眾反對垃圾場或變電所蓋在住家附近.但是中科南科卻搶破頭請廠商進駐.
台灣除了高科技,高污染產業外,沒有辦法發展替代的工業嗎?新竹客雅溪小時候還可以下去玩水.
現在連自殺都不敢跳下去.馬上就變成滷味..
學生時代老師有說過一些事實.中科院發展出線傳飛控,及抬頭顯示技術.IDF..美國就會知情馬上通過一些如麻雀飛彈,F16等設備來讓台灣停止研發而用買的較快.而在現在科技應用上美國在實驗室掌握下一代製程技術,然後依摩爾定律慢慢技術轉移.來賺取權利金.日本就會先推出賺高毛利的幾年,等到玩到爛毛利不符就換台灣來接手..
airmaxwang
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文章編號：1002118
TSMC在高階 CPU 代工上到是沒那麼多啦!
早期 Transmeta 在 TSMC 投不少單
但 TSMC 的 CPU 製程似乎沒那麼穩定
且後來Transmeta 跟 Fujit 策略聯盟
然後 Transmeta 就烙跑了
目前 TSMC CPU 有接一些 low-end 的訂單 但不多啦!
至於比技術的意義比較不大
很多技術都是用喊的~
主要是要喊給投資人聽的
有些也只是理論~ 離生產還有很長的時程
尤其晶圓需要透過光罩生產
現在光罩N65 的才剛要量產而已
再細的搞不好都生產不出來
我認為比誰能在該技術上賺錢比較重要
台積除了技術強以外
生產排程 (PC), cycle time, quality, yield 服務等都很不錯及穩定
所以常常客戶抱怨台積收費高 可是客戶又不得不下在台積
這就是台積的強項
像中芯可能也號稱好高技術 但生產效率若不好產能就算滿也不能賺錢
那又有甚用?
我認為 Intel, IBM 在量產, 良率提升上是比不過台積的,
不過 Intel, IBM 利基型的產品其實良率不用太高就可以賺很多錢
而台積就一定得追求良率
所以Intel 比較非利基型的很多下在台積
但CPU 就不可能下單給台積
IBM 在晶圓代工上已經被台積打敗了~
證實台積正走向世界無敵的舞台
我若是TSMC 執行長
可能會趁 UMC 股價低檔偷偷吃 UMC 股份
那就一統世界了~~
嘿嘿嘿
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文章編號：1002140
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文章編號：1002276
這個趨勢還可以從賣IP的廠商看得出來. 現在找.18的IP, 當然幾乎九成都會保證都在TSMC驗證過, 約六成到七成驗證過UMC, 但也有大概有3成投過SMIC, 而且這個趨勢在持續上升中. 市場跟著客戶走, 可投SMIC的IP越來越多表示客戶有這個需求. 要不然老曹何必蓋和艦, 台積又為了.18不能去大陸跳腳呢?
從資本面來看, 中芯是虧錢沒錯, 但都是不算大虧. 大家都看到張汝京, 充其量他是個不大不小的股東, 真正的大老闆是背後的上海市政府. 對於上海來說這是一場輸不起的戰爭, 因為中芯非得成功才能拖動後面的IC設計, 測封乃至於下游應用的商機與自主性. 這個名辭在中國叫做"民族工業", 應該不太需要懷疑牽扯到這種大帽子的事情上海會打到一半縮手吧? 何況現在看起來還有戲可瞧.
SMIC的廠在短短五年內就能把.18做得還可以, 現在正往毛利最豐沛的.13努力, 後面還有一票準備前進中國的歐美IDM當打手幫忙. 目前摩爾定律已經逐漸慢了下來, 三年後中芯可能就會開始對台灣的.13市場產生影響. 2000年台積的.35一片還1200元時, 中芯就喊600元搶客戶, 當時可能大家還怕當白老鼠, 現在自願當白老鼠的大陸海龜派還多得很勒.
不用看韓國, 光是往對岸瞧瞧, 我就會覺得已經沒有什麼好說嘴了, 努力幹活跑給人家追吧!
早買早享受 晚買晚後悔 不買不高興
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功耗與製程問題是英特爾CPU效能的絆腳石
英特爾(Intel)技術長日前呼籲，業界需要更新的晶片設計工具以減輕功耗與製程變異問題。該公司的Justin Rattner在日前於DesignCon會議後的訪問中表示，英特爾將在3月初的IDF論壇中，於發表新一代微架構的同時揭示解決功耗問題的方法。
Rattner並表示，英特爾的晶片設計師曾為最近推出的CPU中提高了30%的性能，但為了滿足製程變異以獲得10皮秒的時序收斂，卻必須重新排列電晶體，以致於所有優勢都被侵蝕掉。「這些製程問題為設計者帶來相當的困擾，我們需要開發出一些工具，以便為設計師解套，」Rattner說。在專訪中，Rattner認為新的可製造性設計(DFM)工具應該「使用更強大的統計技術，以管理元件尺寸的變化」，並對晶片進行佈局。
針對這個部份，英特爾的新一代Pentium微架構已經就緒，該架構旨在大幅減少素來執行速度快但熱度問題嚴重之X86晶片的功耗。「我們正投入於最小化每一指令耗費能量，這是我們最新的信念，」Rattner說。「我們從Dothan (Pentium M)到Yonah(雙核心處理器)的轉型非常好，但卻無法令人驚豔。不過，下一個世代轉移可能會相當令人驚訝」，而且可能會將功耗與熱度降低到符合OEM廠商對伺服器與桌上型電腦晶片需求的程度，Rattner表示。
Rattner同時提到兩篇該公司最近在國際固態電路會議(ISSCC)上發表的、與功耗相關的論文。其中一篇論文討論了英特爾如何在新的CPU上提供兩種隔離的電源供應軌。一個高電源軌適用於大多數晶片，另一個低電源軌則為快取記憶體提供電源，可減少35%的快取記憶體尺寸。
第二篇論文則討論的是透過採用新型全CMOS快速電壓調節器，以支援晶片上多重電源供應軌的原型方法。這項研發中的元件能在奈秒級切換電源開關，而非分離式電壓調節器所要求的微秒級。該技術特別適合多核心CPU上執行在不同供給電壓的不同核心應用，Rattner說。「這是非常重要的技術，我們對其寄予厚望，」他表示。
然而，CMOS電壓調節器需要新的磁性薄膜層以及外部電感。而為大量生產的晶圓提供新的薄膜與獲得晶片上電感是未來3~4年中朝商業化發展的主要挑戰。
(Rick Merritt)
http://www.eettaiwan.com/ART_8800407382_480102_6a5405fc_no.HTM
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文章編號：1003502
技術形式：中華民國專利（1件）
授權形式：專利授權；技術移轉
技術來源：國家實驗研究院
應用產業：光電產業；半導體製程技術；光學漸變層
技術描述：
在光學微影技術為主流的製程中，目前以ArF (波長為193 nm)深紫外光微影(deep ultraviolet)應用較為廣泛，此外F2真空紫外光(vacuum ultraviolet)微影(波長為157nm)，搭配高數值孔徑(high numerical aperture)與離軸照明(off axis illumination，OAI)，相位偏移光罩(phase shifting mask, PSM)等解析增益技術，可使製程線寬順利進入65nm以下的世代。
然而，在微影曝光時，入射光在光阻與底材介面之間造成高反射光，形成入射光與反射光在光阻內有干涉現象(interference)，因此會造成光阻在側壁輪廓具有駐波效應(swing effect)。為了避免此現象，因而研發一種底部抗反射層(bottom antireflective coatings)結構，此薄膜位於光阻與底材之間。根據理想的底部抗反射層設計理念，其光學薄膜應為多層(multilayer)結構。此結構採用消光係數(extinction coefficient)由表層向內部成階梯式漸增，如此能使入射光逐漸被吸收，而反射光也因為折射率的匹配而大幅降低，如此能夠增大製程的容忍度。
由於多層底部抗反射層製作較為複雜，為了簡化製程，我們提出一種新型漸變吸收式底部抗反射層，具有多層底部抗反射層的優點。本研究利用氮化矽或氮氧化矽等無機材料，製作一均勻的底部抗反射層。如圖一所示，為了製作一光學漸變薄膜，本研究利用電漿輔助氣象沉積(PECVD)方式，針對沉基好的無機薄膜，施以氧氣(O2)或一氧化二氮(N2O)的電漿表面處理。如圖二(a)為氮化矽針對不同波長設計一低反射率(reflectance)的單層薄膜。如圖二(b)所示，可以看出經過電漿處理後薄膜，在微影波長193與157nm處，其反射率將會同時大幅降低。
根據材料分析X光電子能譜儀(XPS) 與二次離子質譜儀(SIMS)的結果，證實經過電漿處理後，其薄膜表面大部分氧化成為二氧化矽(SiO2)，薄膜內部幾乎為氮化矽(SiNx)或氮氧化矽(SiOxNy)，而且漸變深度約為100A。接著搭配等效介質理論分析光學薄膜，可以確認其折射率為逐漸改變的光學薄膜。(828字)
關鍵圖式：
圖一 電漿處理製作光學漸變式底部抗反射層，可使193與157nm微影反射光大幅下降
圖二 (a)電漿處理前 (b)電漿處理後，不同厚度氮化矽薄膜的反射率光譜圖
http://cdnet.stpi.org.tw/techroom/tech/tech_05004.htm
個人積分：7分
文章編號：1003871
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