William Wu 44 wrote:
3d堆疊的技術早就知(恕刪)
8大16小是指在桌面上
不是3d堆疊 不要搞錯 是屬於emib 一層而已，沒有上下堆疊
3d堆疊是emib進一步升級到可以上下堆疊
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William Wu 44 wrote:
不太一樣的問題，高通(恕刪)
intel 封裝經歷兩次突破
第一次是emib ，是平面上的突破。可以讓不同工藝（10nm/14nm（amd就不能）），不同大小（大核/小核（amd也不能）），不同東西（gpu/cpu/內存/網卡/ai晶片什麼晶片都可以（amd可以cpu+gpu，其他的不知道可以不可以））封裝在一起
第二次是3d forevos，在emib的基礎上，可以向上/下堆疊，lakefield 目前看起來有4層，散熱的確是個問題，所以目前只能較小的性能較低的晶片設計
我說的8大核/16小核這樣的設計是用emib而已，不是3d forevos
散熱和一般的cpu封裝類似
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游戏脑力 wrote:“未經證實”，這還是維基的參考文獻…
intel 封裝經歷...(恕刪)
而且洩漏就和我說高通的劣勢一樣，想要能耗比就需要架構、工藝、大面積或多核低頻，架構對沒經驗的intel來說變數太多，工藝肯定不可靠才會猶豫著想靠rocket lake的14nm繼續撐，多核心方面有ring總線的缺陷和大小核的調度優化及產能問題，還順帶有atom小核砍了avx指令這個痛點…就算它的tdp上限比3d堆疊高，極限也大概是用8+8在和razer合作的模組電腦上，畢竟intel肯定沒錢同時分別做兩種架構的大小核，所以其實兩種架構的小核還是一樣的待機低功耗定位，不可能玩得起多核高負載，畢竟我覺得razer的模組電腦反而是挑戰少又未市場飽和的好選擇，也比較能發揮emib的擴充性
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游戏脑力 wrote:
讓不同工藝
讓不同工藝
MCM 像EMMC 就是 CONTROLLER CHIP+ FLASH 疊 .
TECHBAN
預計今年年底登場的 Intel 第 12 代處理器 Alder Lake
根據國外媒體 Igor's Lab 所挖到的最新資料，一顆全新的 Alder Lake-S 處理器工程樣品（ES），其詳細規格在網路上直接曝光，包含架構、核心數量、時脈與功耗，看起來都十分有一回事。
Intel 也正式採用了大小核架構。
該 ES 版 CPU 具備 8 個 Golden Cove x86 大核心，總計 16 執行緒，
再加上 8 個 Gracemonth Atom 小核心，總計 8 執行緒，
組合起來就成了一款 16 核心 24 執行緒的處理器
終於出現大+ 小核 ..
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