根據外媒AdoredTV提供的消息，
AMD代號為米蘭的下一代Zen 3構架將會做一些核心級別的改進，
目標是讓Zen 3構架的IPC性能相比目前的Zen 2再度提升10~15%。
Zen3構架仍將採用CPU Die與I/O Die分離的Chiplets設計方案，
但是最大的不同就是單個CCX將會擁有8個核心，
而現在的銳龍處理器單個CCX是4個核心，2個CCX組成一個CCD。
或許很多同學不能理解這樣的變化能帶來哪些改進！
此前單個CCD雖然是8個核心32M L3緩存，但是分成了2個CCX，
單個CCX是4個核心16MB緩存，不同的CCX之間L3緩存是不能共用的，
也就是說每個核心最多隻能調用16MB L3緩存。
如果一個應用程序只能支持4個或者更少核心的話，
那麼另外一個CCX的16MB L3緩存可能就會被閒置了。
Zen 3構架將單個CCX擴大到了8核，內置32MB L3緩存，也就是說不論在任何情況下，
任何一個核心都可以調用全部的32M L3緩存，新的Zen3構架不再會浪費L3緩存。
因此在一些對單核性能要求較高的應用中，這種設計方案將會極大增強處理器的運算效率。
Zen2構架IPC提升18%的秘訣之一就是L3緩存容量翻倍，
Zen 3構架則是將每個核心能夠利用的緩存容量再次翻倍。
還有一點就是Zen 3的L3緩存設計並不需要增加額外的晶體管，
即便是在制程工藝不變的情況下，也能帶來額外的IPC性能提升。
PS:小編現在對於Zen 3構架的改進也是非常開心，
此前的Zen1/2的設計方案並不能完全利用L3緩存，這一缺憾在Zen 3時代將不復存在！
下下代的Zen 4構架也有一些消息！
Zen 4構架的銳龍5000系列處理器將會使用全新的CPU針腳設計，也就是說現有的主板鐵定是不能兼容了（Zen 3構架的銳龍4000系列處理器仍有可能採用AM4插座）。在制程工藝將會是5nm，在指令集方面將會擴展到完整的AVX 512。
另外Zen 4構架會將L2緩存容量翻倍，也就是單個核心將會配備1MB L2緩存。
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看無....跟阿賢常說的貼核延遲有關嗎....
現在用3950X 有些情況下會卡卡的....
