Intel Alder Lake 處理器架構。
Intel 在這幾年的消費等級處理器，受到製程因素影響，在市場反應以及效能表現上都面臨了對手相當大的挑戰，而隨著技術派的新任 CEO Pat Gelsinger 上任，在今年不管是在產品與策略上，都開展了不同的氣象。而在 8 月 20 日的 Intel 2021 架構日活動中，Intel 針對媒體與分析師，詳細揭露了旗下新款 Alder Lake 處理器以及新款 Arc 獨立顯示晶片首款處理器：Alchemist 的內部架構，並且也透露了新款資料中心處理器 Sapphire Rapids 以及資料中心 GPU 的內容，不過因為這次架構日發表的東西實在太多了，在首篇中陳拔先對消費等級處理器 Alder Lake 的部分進行介紹。
這次 Intel 在架構日中所公佈的新品內容。
就先前 Intel 陸續透露的消息，大家已經知道 Alder Lake 將會採用大小核異質核心配置的形式，這也是 Intel 在 去年的 Lakefield 處理器後，首度將大小核的配置運用在消費等級的處理器中。在先前 Intel 公佈的 Roadmap 裏， Alder Lake 是以 Golden Cove（大核）與 Grace Mont（小核）進行搭配，而在這次的架構日中，將大小核的名稱更名為更容易了解的 Performance Core（大核）以及 Efficient Core（小核）兩個部分，並且針對這兩個核心的內部組成與效能特性做更進一步的介紹。
在過去以 Golden Cove（大核）與 Grace Mont（小核）為命名的部分，在這次也有做了更改。
另外針對 Alder Lake 架構內組件互通的部分，Intel 則是推出了 Intel Thread Director 技術，透過特殊的排程設計，讓工作需求在不同核心間進行轉移，並且採用動態且智慧的工作指派方式，來將系統效能最大化與效率最佳化。
Intel Thread Director 技術。
Performance x86 Core 效能核心
Performance x86 Core 效能核心。
首先來看 Performance x86 Core 效能核心的部分，在過去大家對大小核的認知，可能就是大核心負責主要工作運算，小核心負責較低負載的背景運算，這個分工在這次的 Alder Lake 也大致如此，在大核心的 Performance x86 Core 部分，Intel 這次的目標是要打造具有低延遲、高效能的單執行緒產品，在最短時間內就可以進行大量的平行資料處理，以『Wider、Deeper、Smarter』作為主要的設計目標。
Performance x86 Core 的主要設計目標。
整個 Performance x86 Core 的架構，主要以明顯提升 IPC 效能與兼顧功耗效率兩方面著手，Intel 表示 Performance x86 Core 可驅動未來 10 年的運算能力。
為了接受更大量的處理資料，Performance x86 Core 首先在資料輸入架構上就做了倍數加大的設計，包括內部 Cache、Decoder 部分，跟先前 Cypress Cove 核心（目前 11 代 Core 處理器使用）相比都有 1 至 1.5 倍的增加。
Performance x86 Core 在前端資料輸入部分容量的增加。
在 Scheduler 排序器的部分，Intel 也做了加寬的設計，可以同時分配更多工作給不同的運算器，提高平行工作效率。
Performance x86 Core 的 Scheduler 排序器設計。
另外在負責核心運算的計算器 Execution Units 部分，Performance x86 Core 加入第五組 ALU、可同時處理 5 組運算，並且加入 1-cylce LEA 功能，可以讓計算器能夠在一個 Cycle 內快速由其他計算器的 Buffer 準確獲得資料。
增加第五組執行 Port 以及 1-cycle LEA 設計。
在向量執行單元部分，針對高精度數學運算部分增加兩個 FADD 加法計算器，提供更快速的加法運算，透過 3+2 cycle（運算＋bypass FLU）來提升加法運算效能。另外為了因應日益增加的 AI 資料處理，Intel 在這次的 FMA 交換器也加入了 FP16 浮點資料型態支援，搭配先前的 AVX512 指令集，來提升 AI 工作的處理效率。
Performance x86 Core 的向量運算單元設計。
另外在整個運算單元的對外溝通部分，L1 Cache 部分是以增加 Port 11 的方式，增加對外搬移資料的寬度，另外透過加大 Buffer 以及降低載入延遲的方式來增加資料處理效能。
Performance x86 Core 在 L1 快取的設計。
另外在核內資料的 L2 快取部分，則是加大至 1.25 MB（消費級產品）／2MB（資料中心產品），存取速度也加快。
Performance x86 Core 的 L2 快取設計。
Intel 表示在新設計的幫助下，Performance x86 Core 跟目前 Intel 第 11 代 Core 處理器使用的 Cypress Cove 核心相比，在同樣時脈下具有 19% 的效能提升。（又是 19%！這是什麼魔術數字？）
在同樣 3.3 GHz 時脈下，在主要效能測試下 Performance x86 Core 跟目前 Intel 第 11 代 Core 處理器使用的 Cypress Cove 核心相比有平均 19% 的效能提升。
而針對資料中心應用部分，這次 Intel 也在 Performance x86 Core 導入 Intel Advanced Matrix Extensios（Intel AMX）架構，將原本 VNNI 指令的 256 int8（ 每 cycle 256 個 8 bit 整數運算） 效能，每個指令執行速度增加為 8 倍，到 2048 int 8（ 每 cycle 2048 個 8 bit 整數運算），加速 Data Center 的 AI 運算效能。
Intel AMX 延伸架構所提供的效能增幅。
Intel AMX 延伸架構的工作流程，主要透過 Tiles 與 TMUL 兩個模組來提高機器學習工作的效能。
Efficient x86 Core 效率核心
接下來看以低功耗、快速執行多種多樣化工作為設計目標的 Efficient x86 Core，在 x86 微架構下，以單次單一處理、少量負載、多次處理來提高資料處理效率以及減少功耗。
Intel Efficient x86 Core 的架構圖與主要設計特色。
首先在資料匯入 Instruction Control 部分，Efficient x86 Core 如 Performance x86 Core 般直接加大匯入架構以容納更多資料，包括將 Instruction Cache 加大至 64 KB，並且導入容量為 5000 條的精準分支預測計算，讓資料進入核心部分更有效率。
Efficient x86 Core 在資料匯入部分的架構。
另外在 Instruction Control 的 Decode 部分，Efficient x86 Core 則是導入了兩組各三個 Decoder 設計，在一個時脈週期裡面可解譯六個指令，讓核心能夠更有效率的進行運作。
Efficient x86 Core 提供兩組各三個 Decoder 作為指令解譯之用，增加資料的通過效率。
另外在資料進入核心的計算部分，首先在資料排序上，Efficient x86 Core 提供了更寬的資料分配容量，總共提供了 17 組執行 Port。
Efficient x86 Core 的資料分配設計。
而在實際的計算核心上，Efficient x86 Core 提供了四組整數 ALU 計算器、四組資料儲存處理 AGU 計算器（載入、儲存各兩組）、兩組浮點／向量運算計算器（FP／Vec）。
Efficient x86 Core 的計算器配置。
另外在資料暫存的部分，Efficient x86 Core 採用雙載入＋雙儲存的設計，另外在 L2 Cache 則是設定為 4MB，為四個核心共用，提供 64 Bytes／cycle 的頻寬。
Efficient x86 Core 的核內快取記憶體設計。
另外 Intel 也將許多近年來的新應用處理加入到 Efficient x86 Core 中，包括安全性部分的 Intel CET（ Control-flow Enforcement Technology）、虛擬化運算支援、浮點運算加速（FMA）、AI int8 整數運算加速器（VNNI）等。
這次 Intel 在 Efficient x86 Core 加入的應用功能部分。
另外在 Efficient x86 Core 所強調的功耗部分，intel 則是透過降低核心電壓的方式來抑制整體運作功耗，跟先前 SkyLake 架構的 Goldmont 核心相比，在同樣的功耗下，Efficient x86 Core 可以提供額外 40% 的效能，至於在同樣效能下，Efficient x86 Core 則是能比 SkyLake 架構要減少 40% 的功耗。
Intel 以電晶體功耗公式來說明，降低電壓（V）是降低功耗最有效的方法。
在單核心單執行緒的設定下，Efficient x86 Core 要比先前 Skylake 的 Goldmont，在同樣功耗下效能提升 40%，在同樣效能設定下功耗將低 40%。
另外在四執行緒的部分，則是達到同功耗增加 80% 效能，以及同樣效能下降低 80% 功耗的結果。
Intel Thread Director 排程器設計
Intel Thread Director 排程器設計。
至於在兩款異質核心整合的部分，Intel 則是推出了 Intel Thread Director 排程器設計，以硬體架構來整合 Performance x86 Core 與 Efficient x86 Core，透過動態通知 OS 個別核心的運作狀態，來進行適當的工作分配，例如將遊戲運算給Performance x86 Core、背景運作程式給 Efficient x86 Core、或是將工作在兩種不同核心間轉移。
Intel 希望透過整合兩種核心的設計，達成兼顧效能與功耗的目標。
Intel Thread Director 為整合在處理器內、介於 OS 軟體排程與處理器核心間的硬體架構排程器，提供包括即時的核心狀態監控、 OS 反饋以及動態功耗調整等等功能，另外也可依照狀況將工作負載由 Performance x86 Core 轉移到 Efficient x86 Core。
Alder Lake 處理器整體架構
Alder Lake 處理器架構。
看完了兩種不同核心以及連結技術，接著就來看完成體 Alder Lake 處理器架構部分。這次 Alder Lake 除了採用異質核心架構設計外，還加入了模組化的設計，讓 Intel 可以用同樣的組件以不同組合打造出不同平台使用的處理器。
Alder Lake 處理器架構的特色：在單一晶片下打造不同組合的處理器類型、全新的核心設計以及領先的記憶體與 IO 配置。
Alder Lake 目前揭露了三種封裝型態，包括桌上型電腦使用的 LGA 1700、筆記型電腦使用的 BGA Type3 以及低電壓超可攜筆電使用的 BGA Type4 HDI 封裝。
以類似堆積木的方式組合 Performance x86 Core、Efficient x86 Core 、Xe 顯示架構、周邊控制器等元件，組合成不同型態的處理器。
三款 Alder Lake 架構處理器內部的架構佈局，可以看到除了 Core 的組成不同外，在 Xe 顯示架構以及周邊控制器上也因應需求而有不同組合。
在最高配置上，Alder Lake 架構處理器可以提供 16 核心／24 執行緒、30 MB 快取記憶體的配置。
在記憶體的支援部分，Alder Lake 處理器架構則是提供了 DDR5-4800／LPDDR5-5200 新規格的記憶體支援，並且可向下相容 DDR4-3200／LPDDR4x-4266 記憶體，並且提供超頻與動態電壓支援。
另外在 PCIe 傳輸通道部分，Alder Lake 則是新增了 PCIe Gen 5 規格支援，並且提供 x16 的頻寬，最大可提供 64 GB／s 的傳輸量。
在處理器內部頻寬部分，核心間是透過 Compute Fabric 進行溝通，最大頻寬為1000 GB／s，記憶體頻寬部分則是 204 GB／s、IO 頻寬部分則是 64 GB／s。
不過在這次架構日中，Intel 並未公布 Alder lake 處理器具體的運作時脈或是配置，另外包括超頻性能等詳細資料，都要等到今年秋季正式發表後才能確認，但是 Intel 在這次架構中表示，Alder Lake 處理器將會採用 Intel 自家的 Intel 7 製程，TDP 則是依照構型不同，具有 9 W 到 125 W 的設計規格，至於更近一步的消息，就要再等等了。
