Intel 創辦人 Gordon Moore 所推出的摩爾定律，Intel CEO Pat Gelsinger 表示透過製程節點的推進以及封裝技術的改進，將會持續穩定推進中。
在過去晶片的性能取決於內部電晶體的數量，但是隨著晶片製造技術逐漸面臨物理瓶頸，在過去每 18 個月晶片內電晶體數量翻倍的摩爾定律，在近年來發熱量以及功耗問題，單純的製程節點推進已經無法滿足晶片設計所需要的製程，也因此透過將多個小晶片 Chiplet 透過封裝方式結合在一起的設計，就成為目前的設計主流。而 Intel 也在這次 Innovation 活動中，強調透過旗下先進封裝技術以及結合 UCIe 共通介面，可以在一顆處理器上混和不同製程的小晶片，達成最高效率，持續推動摩爾定律的進展。
首先在 intel 自家製程的部分，Pat Gelsinger 表示而目前 intel 的四年五節點製程開發依計畫進行中，在今年 Intel 7 製程已進入量產階段，Intel 4 則是已經量產準備就緒、Intel 3 也會按照規劃於今年底推出。
Pat Gelsinger 也在現場展示採用 Intel 20A 製程製造的晶圓，以及預定於 2024 年推出的英特爾 Arrow Lake 處理器測試晶片。而 Intel 20A 將會是第一個使用 Intel PowerVia 晶片背部供電技術以及新一代 RibbonFET 環繞式閘極電晶體設計的製程節點。而同樣使用 PowerVia 及 RibbonFET 的 Intel 18A 製程節點，將按進度於 2024 第一季進入 Fab。
Intel 18A 製程也將採用 Intel PowerVia 晶片背部供電技術以及新一代 RibbonFET 環繞式閘極電晶體設計，並且運用 High-NA EUV 曝光技術製作。
除了製程節點的推進外，Intel 也在封裝技術上持續發展，Pat Gelsinger 也秀出了在本周宣布消息的玻璃基板封裝成品，採用玻璃基板的晶圓成品將預計在 2026 年至 2030 年間推出（請見：Intel 釋出玻璃基板封裝技術最新進展 提供更高封裝密度增加處理器效能），可使封裝中的電晶體持續微縮，以滿足 AI 等資料密集、高性能工作負載的需求。
Pat Gelsinger 手上拿的就是採用玻璃基板的試作成品。
既然提到了 Chiplet 小晶片，就當然不能不提到 Intel 這陣子力推的 UCIe （Universal Chiplet Interconnect Express）介面，透過開放的標準，不僅能整合不同製程的產品，甚至能夠與允許來自各家廠商的 Chiplet 小晶片在同一顆處理器上運作，除了能夠整合各家產品的設計優勢外，因為 UCIe 的開放標準，可以進一步縮短各家 IP 整合的時程，這對未來面對眾多複雜的 AI 工作負載需求，透過混和封裝的設計，更能夠達到 AI 工作所需的效能。
在 2022 年建立的 UCIe 小晶片連接介面，包括 AMD、arm、 NVIDIA、台積電、三星、當然還有 Intel 等半導體主要角色參與其中，目前已有 120 家以上的廠商參與了這個介面。
在簡報會場上也展示了由透過 EMIB 先進封裝技術以及 UCIe 介面連接組合的測試晶片，這款測試晶片包含了以 Intel 3 製程製造的英特爾 UCle IP 晶片、TSMC 台積電 N3E 製程節點製造的 Synopsys UCIe IP 晶片，並且透過 EMIB 先進封裝技術結合，這也代表未來結合各家不同設計／不同製程節點的小晶片，都也可能出現在同一款處理器上。
而 Pat Gelsinger 在會後的媒體訪談上，針對這點也具有相當的期待，或許未來也有可能，會在 Intel 處理器上出現與 NVIDIA 顯示核心、台積電製程 IO Die 結合的產品 SKU，甚至是與 arm IP 達成另類的技術合作。
而 3D 堆疊封裝技術更是目前處理器會持續發展的方向，尤其是未來在大型語言模型的計算部分，更需要更高性能的處理器進行運作，這時可擴展、堆疊的封裝設計方式，將會提供處理器廠商推出更多適合產品的可能。（如這次發表的 Meteor Lake 處理器，就是運用了 Foveros 3D 封裝技術組合了不同 Chiplet 小晶片設計，達成與現行處理器截然不同的產品設計）。
製程越來越高瞜
